JP2017022239A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】信頼性の高い半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法は、絶縁層上に酸化物半導体層を形成し、酸化物半導体層から露出した絶縁層に対して塩素を含むガスを用いたプラズマ処理を行い、露出した絶縁層の表層の塩素不純物を除去する塩素除去処理を行う。塩素除去処理は、フッ素を含むガスを用いた第１エッチング処理であってもよい。フッ素を含むガスはＣＦ４及びＣＨＦ３を含んでもよい。プラズマ処理は、塩素を含むガスを用いた第２エッチング処理であってもよい。
【選択図】図３

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
近年、表示装置やパーソナルコンピュータなどの駆動回路には微細なスイッチング素子としてトランジスタ、ダイオードなどの半導体装置が用いられている。特に、表示装置において、半導体装置は、各画素の階調に応じた電圧又は電流を供給するための選択トランジスタだけでなく、電圧又は電流を供給する画素を選択するための駆動回路にも使用されている。半導体装置はその用途に応じて要求される特性が異なる。例えば、選択トランジスタとして使用される半導体装置は、オフ電流が低いことや半導体装置間の特性ばらつきが小さいことが要求される。また、駆動回路として使用される半導体装置は、高いオン電流が要求される。
上記のような表示装置において、従来からアモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置が開発されている。アモルファスシリコンをチャネルに用いた半導体装置は、より単純な構造かつ４００℃以下の低温プロセスで形成することができるため、例えば第８世代（２１６０×２４６０ｍｍ）と呼ばれる大型のガラス基板を用いて半導体装置を形成することができる。しかし、アモルファスシリコンをチャネルに用いた半導体装置は移動度が低く、駆動回路に使用することはできない。
また、低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置に比べて移動度が高いため、選択トランジスタだけでなく駆動回路の半導体装置にも使用することができる。しかし、低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は構造及びプロセスが複雑になる。また、５００℃以上の高温プロセスで半導体装置を形成する必要があるため、上記のような大型のガラス基板を用いて半導体装置を形成することができない。また、アモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置はいずれもオフ電流が高く、印加した電圧を長時間保持することが難しかった。
そこで、最近では、アモルファスシリコンや低温ポリシリコンや単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている（例えば、特許文献１）。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に単純な構造かつ低温プロセスで半導体装置を形成することができ、アモルファスシリコンをチャネルに用いた半導体装置よりも高い移動度を有することが知られている。また、酸化物半導体をチャネルに用いた半導体装置は、オフ電流が非常に低いことが知られている。
特開２０１０−０６２２２９号公報
しかしながら、酸化物半導体は酸に対する耐性が弱く、酸性水溶液に接触するとエッチングされてしまうことが知られている。特許文献１に示すように酸化物半導体をチャネルに用いた半導体装置では、ゲート電極やソース・ドレイン電極に用いられる導電層のドライエッチングに塩素系のガスが用いられる。このドライエッチングによって生成された塩素系のエッチング生成物が水と反応すると塩酸が発生し、酸化物半導体をエッチングしてしまう。チャネルに用いられた酸化物半導体がエッチングされてしまうと、半導体装置の所望の特性を得ることができなくなる。また、酸化物半導体のエッチングが僅かであり、半導体装置の初期特性に異常が見られない場合であっても、例えば光照射による特性変動のように信頼性の低下を引き起こしてしまう。
本発明は、上記実情に鑑み、信頼性の高い半導体装置の製造方法を提供することを目的とする。
本発明の一実施形態による半導体装置の製造方法は、絶縁層上に酸化物半導体層を形成し、酸化物半導体層から露出した絶縁層に対して塩素を含むガスを用いたプラズマ処理を行い、露出した絶縁層の表層の塩素不純物を除去する塩素除去処理を行う。
本発明の一実施形態による半導体装置の製造方法は、表面に露出した絶縁層に対して塩素を含むガスを用いたプラズマ処理を行い、露出した絶縁層の表層の塩素不純物を除去する塩素除去処理を行い、露出した絶縁層上に酸化物半導体層を形成する。
本発明の一実施形態による半導体装置は、ゲート電極と、ゲート電極上に配置されたゲート絶縁層と、ゲート絶縁層を介してゲート電極に対向して配置された酸化物半導体層と、酸化物半導体層上に配置され、酸化物半導体層に接続されたソース・ドレイン電極と、を有し、酸化物半導体層及びソース・ドレイン電極から露出した領域のゲート絶縁層の膜厚は、酸化物半導体層下のゲート絶縁層の膜厚及びソース・ドレイン電極下のゲート絶縁層の膜厚よりも薄膜である。
本発明の一実施形態による半導体装置は、下地層と、下地層上に配置されたソース・ドレイン電極と、ソース・ドレイン電極から露出した下地層上に配置され、ソース・ドレイン電極に接続された酸化物半導体層と、酸化物半導体層上に配置されたゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層に対向して配置されたゲート電極と、を有し、酸化物半導体層下の下地層の膜厚は、ソース・ドレイン電極下の下地層の膜厚よりも薄膜である。
本発明の一実施形態に係る半導体装置の概要を示す平面図である。 本発明の一実施形態に係る半導体装置の概要を示すＡ−Ａ’断面図である。 本発明の一実施形態に係る半導体装置の概要を示すＢ−Ｂ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート電極を形成する工程を示すＡ−Ａ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート電極を形成する工程を示すＢ−Ｂ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成する工程を示すＡ−Ａ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成する工程を示すＢ−Ｂ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示すＡ−Ａ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示すＢ−Ｂ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ソース・ドレイン電極を形成する工程を示すＡ−Ａ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ソース・ドレイン電極を形成する工程を示すＢ−Ｂ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、塩素不純物を除去する塩素除去処理を行う工程を示すＡ−Ａ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、塩素不純物を除去する塩素除去処理を行う工程を示すＢ−Ｂ’断面図である。 本発明の一実施形態に係る半導体装置の概要を示す平面図である。 本発明の一実施形態に係る半導体装置の概要を示すＣ−Ｃ’断面図である。 本発明の一実施形態に係る半導体装置の概要を示すＤ−Ｄ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ソース・ドレイン電極を形成する工程を示すＣ−Ｃ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ソース・ドレイン電極を形成する工程を示すＤ−Ｄ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、塩素不純物を除去する塩素除去処理を行う工程を示すＣ−Ｃ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、塩素不純物を除去する塩素除去処理を行う工程を示すＤ−Ｄ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示すＣ−Ｃ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示すＤ−Ｄ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成する工程を示すＣ−Ｃ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成する工程を示すＤ−Ｄ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート電極を形成する工程を示すＣ−Ｃ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート電極を形成する工程を示すＤ−Ｄ’断面図である。 本発明の一実施形態に係る半導体装置の概要を示すＣ−Ｃ’断面図である。 本発明の一実施形態に係る半導体装置の概要を示すＤ−Ｄ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示すＣ−Ｃ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示すＤ−Ｄ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ソース・ドレイン電極を形成する工程を示すＣ−Ｃ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ソース・ドレイン電極を形成する工程を示すＤ−Ｄ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、塩素不純物を除去する塩素除去処理を行う工程を示すＣ−Ｃ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、塩素不純物を除去する塩素除去処理を行う工程を示すＤ−Ｄ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成する工程を示すＣ−Ｃ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成する工程を示すＤ−Ｄ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート電極を形成する工程を示すＣ−Ｃ’断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート電極を形成する工程を示すＤ−Ｄ’断面図である。 本発明の実施例及び比較例のサンプル作製方法を示す図である。 本発明の実施例及び比較例のサンプル作製方法を示す図である。 本発明の実施例のサンプルを用いて評価したＴｏＦ−ＳＩＭＳ分析結果を示す図である。 本発明の比較例のサンプルを用いて評価したＴｏＦ−ＳＩＭＳ分析結果を示す図である。 本発明の実施例のサンプルを用いて作製したトランジスタの信頼性試験結果を示す図である。 本発明の比較例のサンプルを用いて作製したトランジスタの信頼性試験結果を示す図である。 本発明の実施例のサンプルを用いて作製したトランジスタの光学顕微鏡写真を示す図である。 図４５のＥ−Ｅ’の断面模式図を示す図である。 本発明の比較例のサンプルを用いて作製したトランジスタの光学顕微鏡写真を示す図である。 図４７のＥ−Ｅ’の断面模式図を示す図である。 本発明の実施例のサンプルを用いて作製したトランジスタの光学顕微鏡写真を示す図である。 図４９のＦ−Ｆ’の断面模式図を示す図である。 本発明の比較例のサンプルを用いて作製したトランジスタの光学顕微鏡写真を示す図である。 図５１のＦ−Ｆ’の断面模式図を示す図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
また、以下に示す実施形態の説明において、「第１の部材と第２の部材とを接続する」とは、少なくとも第１の部材と第２の部材とを電気的に接続することを意味する。つまり、第１の部材と第２の部材とが物理的に接続されていてもよく、第１の部材と第２の部材との間に他の部材が設けられていてもよい。
〈実施形態１〉
図１乃至図３を用いて、本発明の一実施形態に係る半導体装置の概要について説明する。実施形態１の半導体装置１０は、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）、表示部に有機ＥＬ素子や量子ドット等の自発光素子（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＯＬＥＤ）を利用した自発光表示装置、又は電子ペーパー等の反射型表示装置の各画素や駆動回路に用いられる半導体装置について説明する。
ただし、本発明に係る半導体装置は表示装置に用いられるものに限定されず、例えば、マイクロプロセッサ（Ｍｉｃｒｏ−Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）に用いることができる。また、実施形態１の半導体装置１０は、チャネルとして酸化物半導体を用いた構造を例示する。ここで、実施形態１では半導体装置としてトランジスタを例示するが、これは本発明に係る半導体装置をトランジスタに限定するものではない。
［半導体装置１０の構造］
図１は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。また、図２は、本発明の一実施形態に係る半導体装置の概要を示すＡ−Ａ’断面図である。また、図３は、本発明の一実施形態に係る半導体装置の概要を示すＢ−Ｂ’断面図である。図１乃至図３に示すように、半導体装置１０は、基板１００、下地層１１０、ゲート電極１２０、ゲート絶縁層１３０、酸化物半導体層１４０、ソース・ドレイン電極１５０、及び保護層１６０を有する。半導体装置１０はボトムゲート型トランジスタである。
下地層１１０は基板１００上に配置されている。ゲート電極１２０は下地層１１０上に配置されている。ゲート絶縁層１３０はゲート電極１２０上及び下地層１１０上に配置されている。酸化物半導体層１４０はゲート絶縁層１３０を介してゲート電極１２０に対向して配置されている。図１に示すように、平面視において、酸化物半導体層１４０のパターンはゲート電極１２０のパターンの内側に配置されている。
図３に示すように、ゲート絶縁層１３０−１の膜厚はゲート絶縁層１３０−２の膜厚よりも薄膜である。ゲート絶縁層１３０−１は酸化物半導体層１４０及びソース・ドレイン電極１５０が配置されていない領域、つまり、酸化物半導体層１４０及びソース・ドレイン電極１５０から露出された領域に配置されている。また、ゲート絶縁層１３０−２は酸化物半導体層１４０下に配置されている。また、図２に示すように、ゲート絶縁層１３０−３の膜厚はゲート絶縁層１３０−４の膜厚と同じ膜厚である。ゲート絶縁層１３０−３は酸化物半導体層１４０下に配置されている。ゲート絶縁層１３０−４はソース・ドレイン電極１５０下に配置されている。
図２に示すように、ソース・ドレイン電極１５０は酸化物半導体層１４０上及び酸化物半導体層１４０が配置されていないゲート絶縁層１３０上に配置されている。ソース・ドレイン電極１５０は酸化物半導体層１４０に接続されている。ソース・ドレイン電極１５０は互いに間隔をおいて配置された一対の電極を有しており、印加する電圧に応じて一方がソース電極となり、他方がドレイン電極となる。ここで、上記の一対の電極の間隔が半導体装置１０のチャネル長に対応する。また、一対の電極の間における酸化物半導体層１４０の膜厚は、ソース・ドレイン電極１５０下に配置された酸化物半導体層１４０の膜厚に比べて薄膜である。
保護層１６０はゲート絶縁層１３０、酸化物半導体層１４０、及びソース・ドレイン電極１５０を覆って配置されている。
基板１００としては、ガラス基板を使用することができる。また、ガラス基板の他にも、石英基板、サファイア基板、樹脂基板などの透光性を有する絶縁基板を使用することができる。また、表示装置ではない集積回路の場合は、シリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、ステンレス基板などの導電性基板など、透光性を有さない基板を使用することができる。
下地層１１０としては、基板１００からの不純物が酸化物半導体層１４０に拡散することを抑制することができる材料を使用することができる。例えば、下地層１１０として、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化アルミニウム（ＡｌＮｘ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などを使用することができる（ｘ、ｙは任意の正の数値）。また、これらの膜を積層した構造を使用してもよい。
ここで、ＳｉＯｘＮｙ及びＡｌＯｘＮｙとは、酸素（Ｏ）よりも少ない量の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮｘＯｙ及びＡｌＮｘＯｙとは、窒素よりも少ない量の酸素を含有するシリコン化合物及びアルミニウム化合物である。
上記に例示した下地層１１０は、物理蒸着法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ法）で形成してもよく、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）で形成してもよい。ＰＶＤ法としては、スパッタリング法、真空蒸着法、電子ビーム蒸着法、めっき法、及び分子線エピタキシー法などを用いることができる。また、ＣＶＤ法としては、熱ＣＶＤ法、プラズマＣＶＤ法、触媒ＣＶＤ法（Ｃａｔ（Ｃａｔａｌｙｔｉｃ）−ＣＶＤ法又はホットワイヤＣＶＤ法）などと用いることができる。
ゲート電極１２０は、一般的な金属材料又は導電性半導体材料を使用することができる。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などを使用することができる。また、これらの材料の合金を使用してもよい。また、これらの材料の窒化物を使用してもよい。また、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物半導体を使用してもよい。また、これらの膜を積層した構造を使用してもよい。
ゲート電極１２０として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有し、ゲート電極１２０に０Ｖが印加されたときにトランジスタがオフするエンハンスメント型となる仕事関数を有する材料を用いることが好ましい。
ゲート絶縁層１３０は、下地層１１０と同様に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料を用いることができる。また、下地層１１０と同様の方法で形成することができる。また、ゲート絶縁層１３０はこれらの絶縁層を積層した構造を使用することができる。ゲート絶縁層１３０は、下地層１１０と同じ材料であってもよく、異なる材料であってもよい。
酸化物半導体層１４０は、半導体の特性を有する酸化金属を用いることができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本発明に使用されＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を大きくしてもよい。
また、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよく、例えばＡｌ、Ｓｎなどの金属元素が添加されていてもよい。また、上記の酸化物半導体以外にも酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）、酸化スズ（ＳｎＯ２）、酸化チタン（ＴｉＯ２）、酸化バナジウム（ＶＯ２）、酸化インジウム（Ｉｎ２Ｏ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）などを用いることができる。なお、酸化物半導体層１４０はアモルファスであってもよく、結晶性であってもよい。また、酸化物半導体層１４０はアモルファスと結晶の混相であってもよい。
ここで、ソース・ドレイン電極１５０は、ゲート電極１２０と同様に、一般的な金属材料又は導電性半導体材料を使用することができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｚｎ、Ｍｏ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉなどをソース・ドレイン電極１５０に使用することができる。また、これらの材料の合金を使用してもよい。また、これらの材料の窒化物を使用してもよい。また、ＩＴＯ、ＩＧＯ、ＩＺＯ、ＧＺＯ等の導電性酸化物半導体を使用してもよい。また、これらの膜を積層した構造を使用してもよい。ソース・ドレイン電極１５０として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有し、酸化物半導体層１４０との接触抵抗が低い材料を使用することが好ましい。ここで、酸化物半導体層１４０と良好な電気的接触を得るために、仕事関数が酸化物半導体層１４０より小さい金属材料を用いることができる。
保護層１６０は、下地層１１０及びゲート絶縁層１３０と同様に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料を用いることができる。また、下地層１１０と同様の方法で形成することができる。保護層１６０としては、上記の無機絶縁材料の他にＴＥＯＳ層や有機絶縁材料を用いることができる。
ここで、ＴＥＯＳ層とはＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料としたＣＶＤ層を指すもので、下地の段差を緩和して平坦化する効果を有する膜である。ここで、下地層１１０及びゲート絶縁層１３０にＴＥＯＳ層を用いることもできる。
また、有機絶縁材料としては、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などを用いることができる。保護層１６０は、上記の材料を単層で用いてもよく、積層させてもよい。例えば、無機絶縁材料及び有機絶縁材料を積層させてもよい。
［半導体装置１０の製造方法］
図４乃至図１３を用いて、本発明の実施形態１に係る半導体装置１０の製造方法について、Ａ−Ａ’断面図及びＢ−Ｂ’断面図を参照しながら説明する。図４及び図５は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート電極を形成する工程を示すＡ−Ａ’断面図及びＢ−Ｂ’断面図である。図４及び図５に示すように、基板１００上に下地層１１０及びゲート電極１２０を成膜し、フォトリソグラフィ及びエッチングによって図１に示すゲート電極１２０のパターンを形成する。ここで、ゲート電極１２０のエッチングは、ゲート電極１２０のエッチングレートと下地層１１０のエッチングレートとの選択比が大きい条件で処理することが好ましい。
図６及び図７は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成する工程を示すＡ−Ａ’断面図及びＢ−Ｂ’断面図である。図６及び図７に示すように、下地層１１０上及びゲート電極１２０上にゲート絶縁層１３０を成膜する。ここで、必要に応じてゲート絶縁層１３０に開口部を設けてもよい。
図８及び図９は、本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示すＡ−Ａ’断面図及びＢ−Ｂ’断面図である。図８及び図９に示すように、ゲート絶縁層１３０上に酸化物半導体層１４０を成膜し、フォトリソグラフィ及びエッチングによって図１に示す酸化物半導体層１４０のパターンを形成する。
酸化物半導体層１４０はスパッタリング法を用いて成膜することができる。酸化物半導体層１４０のエッチングはドライエッチングで行ってもよく、ウェットエッチングで行ってもよい。ウェットエッチングで酸化物半導体層１４０をエッチングする場合、シュウ酸を含むエッチャント、リン酸を含むエッチャント、又はフッ酸を含むエッチャントを用いることができる。
図１０及び図１１は、本発明の一実施形態に係る半導体装置の製造方法において、ソース・ドレイン電極を形成する工程を示すＡ−Ａ’断面図及びＢ−Ｂ’断面図である。図１０及び図１１に示すように、ゲート絶縁層１３０上及び酸化物半導体層１４０上にソース・ドレイン電極１５０を形成し、フォトリソグラフィ及びエッチングによって図１に示すソース・ドレイン電極１５０のパターンを形成する。
ソース・ドレイン電極１５０のエッチングは塩素を含むガスを用いたドライエッチングを採用することができる。当該ドライエッチングによってソース・ドレイン電極１５０をエッチングし、ソース・ドレイン電極１５０の下層の酸化物半導体層１４０の一部及びゲート絶縁層１３０の一部を露出させる。図１０及び図１１では、ソース・ドレイン電極１５０のエッチング残りが発生することを抑制するために、ドライエッチングによって露出された酸化物半導体層１４０をハーフエッチングしている。つまり、ソース・ドレイン電極１５０下に配置された酸化物半導体層１４０の膜厚に比べて、ソース・ドレイン電極１５０から露出した酸化物半導体層１４０の膜厚が薄くなるように酸化物半導体層１４０をエッチングする。ここでハーフエッチングされた酸化物半導体層１４０の膜厚は特に限定されるものではなく、ハーフエッチングされていない領域の酸化物半導体層１４０の膜厚に比べて半分以上であってもよく、半分以下であってもよい。
ドライエッチングに用いるガスとしては、塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、四塩化炭素（ＣＣｌ４）などのガスを単体又は複合して用いることができる。また、ドライエッチングとしては、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）を用いることができる。例えば、Ｃｌ２及びＢＣｌ３を混合したガスを用いたドライエッチングを用いることができる。また、ドライエッチングとしては、ＲＩＥ又は上記のガスを用いたプラズマ処理を用いることができる。
ここで、当該ドライエッチングでは、例えばＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料で形成されたゲート絶縁層１３０はほとんどエッチングされないため、図１１に示す酸化物半導体層１４０から露出した領域１３２のゲート絶縁層１３０はほとんどエッチングされていない。仮に当該ドライエッチングによってゲート絶縁層１３０がエッチングされる場合であっても、領域１３２のゲート絶縁層１３０のエッチング量は、上記の酸化物半導体層１４０のエッチングの量に比べて少ない。
ここで、領域１３２のゲート絶縁層１３０はドライエッチング雰囲気に曝される。換言すると、領域１３２のゲート絶縁層１３０は塩素を含むガスを用いたプラズマに曝される。そのため、領域１３２のゲート絶縁層１３０表面には塩素を含むエッチング生成物が付着する。又は、領域１３２のゲート絶縁層１３０の表面から一定の深さの領域に塩素原子や塩素イオンが打ち込まれる。ここで、上記のエッチング生成物及び打ち込まれた塩素原子や塩素イオンを塩素不純物ということができ、塩素不純物はゲート絶縁層１３０の表層に存在するということができる。上記の塩素不純物は、ソース・ドレイン電極１５０のドライエッチングによるものに限定されず、その他の塩素を含むガスを用いたプラズマ処理によって生成される場合もある。
上記の塩素不純物は水と反応することで塩酸を発生させる。例えば、図１０及び図１１に示す構造の状態で基板を洗浄する処理などを行うと、領域１３２のゲート絶縁層１３０に存在する塩素不純物が水と反応して塩酸を発生させる。領域１３２で発生した塩酸はソース・ドレイン電極１５０から露出した酸化物半導体層１４０をエッチングしてしまう。また、ドライエッチングなどの真空装置から大気中に出たときに、大気中の水分と上記の塩素不純物とが反応して塩酸を発生させる。また、ゲート絶縁層１３０又は後の工程でゲート絶縁層１３０上に形成する保護層１６０の膜中に含まれる水分と上記の塩素不純物とが反応して塩酸を発生させる。したがって、上記の塩素不純物を除去する必要がある。
図１２及び図１３は、本発明の一実施形態に係る半導体装置の製造方法において、塩素不純物を除去する塩素除去処理を行う工程を示すＡ−Ａ’断面図及びＢ−Ｂ’断面図である。図１２及び図１３に示すように、酸化物半導体層１４０から露出した領域１３２（図１１参照）のゲート絶縁層１３０の表層に存在する塩素不純物を除去する塩素除去処理を行う。
塩素除去処理はフッ素を含むガスを用いたドライエッチングを採用することができる。当該ドライエッチングによって、塩素不純物が残存する領域１３２のゲート絶縁層１３０、つまり、ソース・ドレイン電極１５０及び酸化物半導体層１４０から露出したゲート絶縁層１３０をハーフエッチングする。このドライエッチングによって、領域１３２のゲート絶縁層１３０の表層に存在していた塩素不純物を除去することができる。ここでハーフエッチングされたゲート絶縁層１３０の膜厚は特に限定されるものではなく、ハーフエッチングされていない領域のゲート絶縁層１３０の膜厚に比べて半分以上であってもよく、半分以下であってもよい。
ここで、塩素除去処理におけるドライエッチングに用いるガスとしては、四フッ化炭素（ＣＦ４）、三フッ化メタン（ＣＨＦ３）、フロン（Ｃ２Ｆ６）、六フッ化硫黄（ＳＦ６）などのガスを単体又は複合して用いることができる。例えば、ＣＦ４及びＣＨＦ３を混合したガスを用いたドライエッチングを用いることができる。また、ドライエッチングとしては、ＲＩＥ又は上記のガスを用いたプラズマ処理を用いることができる。
ここで、塩素除去処理におけるドライエッチングでは、酸化物半導体層１４０はほとんどエッチングされないため、図１２及び図１３に示すソース・ドレイン電極１５０から露出した領域１４２の酸化物半導体層１４０はほとんどエッチングされていない。仮に塩素除去処理におけるドライエッチングによって酸化物半導体層１４０がエッチングされる場合であっても、領域１４２の酸化物半導体層１４０のエッチング量は、上記のゲート絶縁層１３０のエッチングの量に比べて少ない。
ゲート絶縁層１３０のハーフエッチングの深さは、塩素不純物の存在する位置（例えば、ＳＩＭＳ分析における塩素原子のデプスプロファイル）に応じて決定することができる。例えば、塩素不純物がゲート絶縁層１３０の表面に付着している場合は、ドライエッチングにより塩素不純物が除去されてゲート絶縁層１３０が少しでもエッチングされていればよい。一方、ゲート絶縁層１３０の表面から一定の深さの領域に塩素原子や塩素イオンが打ち込まれている場合は、ゲート絶縁層１３０は塩素原子や塩素イオンが打ち込まれている深さ以上にエッチングすることが好ましい。
上記では、塩素除去処理の方法としてフッ素を含むガスを用いたドライエッチングを例示したが、この方法に限定されない。例えば、塩素を含まないガスを用いたドライエッチングによって塩素除去処理を行ってもよい。また、ドライエッチング以外にも、プラズマ処理、逆スパッタ処理などの方法で塩素除去処理を行ってもよい。また、薬液を用いたウェットエッチングによって塩素除去処理を行ってもよい。
ここで、塩素不純物は水と反応することで塩酸を発生させるため、上記のソース・ドレイン電極１５０のドライエッチング工程と塩素除去処理工程との間を真空保持してもよい。両者の工程間を真空保持することで、大気中の水分によって塩酸が発生することを抑制することができる。
そして、図１２及び図１３に示す基板の全面に保護層１６０を成膜する。上記に示す製造工程によって、本発明の実施形態１に係る半導体装置１０を形成することができる。
以上のように、本発明の実施形態１に係る半導体装置１０の製造方法によると、塩素を含むガスを用いたプラズマ処理によってゲート絶縁層１３０の表層に生成された塩素不純物を除去することができる。したがって、その後の工程において塩酸が発生することを抑制できるため、酸化物半導体層１４０がエッチングされることを抑制することができる。その結果、信頼性の高い半導体装置を得ることができる。
〈実施形態２〉
図１４乃至図１６を用いて、本発明の一実施形態に係る半導体装置の概要について説明する。実施形態２の半導体装置１０Ａは、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）、表示部に有機ＥＬ素子や量子ドット等の自発光素子（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＯＬＥＤ）を利用した自発光表示装置、又は電子ペーパー等の反射型表示装置の各画素や駆動回路に用いられる半導体装置について説明する。
［半導体装置１０Ａの構造］
図１４は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。また、図１５は、本発明の一実施形態に係る半導体装置の概要を示すＣ−Ｃ’断面図である。また、図１６は、本発明の一実施形態に係る半導体装置の概要を示すＤ−Ｄ’断面図である。図１４乃至図１６に示すように、半導体装置１０Ａは、基板１００Ａ、下地層１１０Ａ、ソース・ドレイン電極１５０Ａ、酸化物半導体層１４０Ａ、ゲート絶縁層１３０Ａ、ゲート電極１２０Ａ、及び保護層１６０Ａを有する。半導体装置１０Ａはトップゲート型トランジスタである。
下地層１１０Ａは基板１００Ａ上に配置されている。ソース・ドレイン電極１５０Ａは下地層１１０Ａ上に配置されており、開口部１５２Ａが設けられている。酸化物半導体層１４０Ａは開口部１５２Ａの底部に位置する下地層１１０Ａ上及びソース・ドレイン電極１５０Ａ上に配置される。換言すると、酸化物半導体層１４０Ａはソース・ドレイン電極１５０Ａから露出した下地層１１０Ａ上に配置されており、ソース・ドレイン電極１５０Ａに接続している、ということができる。
ゲート絶縁層１３０Ａは酸化物半導体層１４０Ａ上及びソース・ドレイン電極１５０Ａ上に配置されている。ゲート電極１２０Ａはゲート絶縁層１３０Ａを介して酸化物半導体層１４０Ａに対向して配置されている。図１４に示すように、平面視において、ゲート電極１２０Ａは酸化物半導体層１４０Ａを覆うように配置されている。つまり、酸化物半導体層１４０Ａのパターンはゲート電極１２０Ａのパターンの内側に形成されている。
図１５及び図１６に示すように、ソース・ドレイン電極１５０Ａが配置されていない領域、つまり、ソース・ドレイン電極１５０Ａから露出されて酸化物半導体層１４０Ａと接する下地層１１０Ａ−１の膜厚は、ソース・ドレイン電極１５０Ａ下の下地層１１０Ａ−２の膜厚よりも薄膜である。
ソース・ドレイン電極１５０Ａは互いに間隔をおいて配置された一対の電極を有しており、印加する電圧に応じて一方がソース電極となり、他方がドレイン電極となる。ここで、上記の一対の電極の間隔が半導体装置１０Ａのチャネル長に対応する。
保護層１６０Ａはゲート電極１２０Ａ及びゲート絶縁層１３０Ａを覆って配置されている。
ここで、基板１００Ａ、下地層１１０Ａ、ゲート電極１２０Ａ、ゲート絶縁層１３０Ａ、酸化物半導体層１４０Ａ、ソース・ドレイン電極１５０Ａ、及び保護層１６０Ａは実施形態１に係る半導体装置１０と同様の材料を用いることができる。
［半導体装置１０Ａの製造方法］
図１７乃至図２６を用いて、本発明の実施形態２に係る半導体装置１０Ａの製造方法について、Ｃ−Ｃ’断面図及びＤ−Ｄ’断面図を参照しながら説明する。図１７及び図１８は、本発明の一実施形態に係る半導体装置の製造方法において、ソース・ドレイン電極を形成する工程を示すＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。図１７及び図１８に示すように、基板１００Ａ上に下地層１１０Ａ及びソース・ドレイン電極１５０Ａを成膜し、フォトリソグラフィ及びエッチングによって図１４に示すソース・ドレイン電極１５０Ａのパターンを形成する。ここで、ソース・ドレイン電極１５０Ａのエッチングは、ソース・ドレイン電極１５０Ａのエッチングレートと下地層１１０Ａのエッチングレートとの選択比が大きい条件で処理することが好ましい。
ソース・ドレイン電極１５０Ａのエッチングは塩素を含むガスを用いたドライエッチングを採用することができる。当該ドライエッチングによってソース・ドレイン電極１５０Ａをエッチングし、ソース・ドレイン電極１５０Ａの下層の下地層１１０Ａの一部を露出させる。ここで、ソース・ドレイン電極１５０Ａのエッチング残りが発生することを抑制するために、ドライエッチングによって下地層１１０Ａが完全に露出するまでオーバーエッチングを行うことが好ましい。
ドライエッチングに用いるガスとしては、Ｃｌ２、ＢＣｌ３、ＣＣｌ４などのガスを単体又は複合して用いることができる。また、ドライエッチングとしては、ＲＩＥを用いることができる。例えば、Ｃｌ２及びＢＣｌ３を混合したガスを用いたドライエッチングを用いることができる。また、ドライエッチングとしては、ＲＩＥ又は上記のガスを用いたプラズマ処理を用いることができる。
ここで、当該ドライエッチングでは、例えばＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料で形成された下地層１１０Ａはほとんどエッチングされないため、図１７及び図１８に示すソース・ドレイン電極１５０Ａから露出した領域１１２Ａ、１１４Ａの下地層１１０Ａはほとんどエッチングされていない。
ここで、領域１１２Ａ、１１４Ａの下地層１１０Ａはドライエッチング雰囲気に曝される。換言すると、領域１１２Ａ、１１４Ａの下地層１１０Ａは塩素を含むガスを用いたプラズマに曝される。そのため、塩素不純物が下地層１１０Ａの表層に付着又は打ち込まれる。上記の塩素不純物は、ソース・ドレイン電極１５０Ａのドライエッチングによるものに限定されず、その他の塩素を含むガスを用いたプラズマ処理によって生成される場合もある。
上記の塩素不純物は水と反応することで塩酸を発生させる。例えば、図１７及び図１８に示す構造の状態で基板を洗浄する処理などを行うと、領域１１２Ａ、１１４Ａの下地層１１０Ａに存在する塩素不純物が水と反応して塩酸を発生させる。又は、後の工程で領域１１２Ａ、１１４Ａの下地層１１０Ａ上に形成される酸化物半導体層１４０Ａ中に含まれる水分が塩素不純物と反応して塩酸を発生させる。ここで塩酸が発生すると、領域１１２Ａ、１１４Ａ上に配置される酸化物半導体層１４０Ａがエッチングされてしまう。したがって、上記の塩素不純物を除去する必要がある。
図１９及び図２０は、本発明の一実施形態に係る半導体装置の製造方法において、塩素不純物を除去する塩素除去処理を行う工程を示すＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。図１９及び図２０に示すように、領域１１２Ａ、１１４Ａの下地層１１０Ａに存在する塩素不純物を除去する塩素除去処理を行う。
塩素除去処理はフッ素を含むガスを用いたドライエッチングを採用することができる。当該ドライエッチングによって、塩素不純物が残存する領域１１２Ａ、１１４Ａの下地層１１０Ａ、つまり、ソース・ドレイン電極１５０Ａから露出した下地層１１０Ａをハーフエッチングする。このドライエッチングによって、領域１１２Ａ、１１４Ａの下地層１１０Ａの表層に存在していた塩素不純物を除去することができる。ここでハーフエッチングされた下地層１１０Ａの膜厚は特に限定されるものではなく、ハーフエッチングされていない領域の下地層１１０Ａの膜厚に比べて半分以上であってもよく、半分以下であってもよい。
ここで、塩素除去処理におけるドライエッチングに用いるガスとしては、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、ＳＦ６などのガスを単体又は複合して用いることができる。例えば、ＣＦ４及びＣＨＦ３を混合したガスを用いたドライエッチングを用いることができる。また、ドライエッチングとしては、ＲＩＥ又は上記のガスを用いたプラズマ処理を用いることができる。
下地層１１０Ａのハーフエッチングの深さは、塩素不純物の存在する位置に応じて決定することができる。例えば、塩素不純物が下地層１１０Ａの表面に付着している場合は、ドライエッチングにより塩素不純物が除去されて下地層１１０Ａが少しでもエッチングされていればよい。一方、下地層１１０Ａの表面から一定の深さの領域に塩素原子や塩素イオンが打ち込まれている場合は、下地層１１０Ａは塩素原子や塩素イオンが打ち込まれている深さ以上にエッチングすることが好ましい。
上記では、塩素除去処理の方法としてフッ素を含むガスを用いたドライエッチングを例示したが、この方法に限定されない。例えば、塩素を含まないガスを用いたドライエッチングによって塩素除去処理を行ってもよい。また、ドライエッチング以外にも、プラズマ処理、逆スパッタ処理などの方法で塩素除去処理を行ってもよい。また、薬液を用いたウェットエッチングによって塩素除去処理を行ってもよい。
ここで、塩素不純物は水と反応することで塩酸を発生させるため、上記のソース・ドレイン電極１５０Ａのドライエッチング工程と塩素除去処理工程との間を真空保持してもよい。両者の工程間を真空保持することで、大気中の水分によって塩酸が発生することを抑制することができる。
図２１及び図２２は、本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示すＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。図２１及び図２２に示すように、下地層１１０Ａ上及びソース・ドレイン電極１５０Ａ上に酸化物半導体層１４０Ａを成膜し、フォトリソグラフィ及びエッチングによって図１４に示す酸化物半導体層１４０Ａのパターンを形成する。
酸化物半導体層１４０Ａはスパッタリング法を用いて成膜することができる。酸化物半導体層１４０Ａのエッチングはドライエッチングで行ってもよく、ウェットエッチングで行ってもよい。ウェットエッチングで酸化物半導体層１４０Ａをエッチングする場合、シュウ酸を含むエッチャント、リン酸を含むエッチャント、又はフッ酸を含むエッチャントを用いることができる。
図２３及び図２４は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成する工程を示すＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。図２３及び図２４に示すように、ソース・ドレイン電極１５０Ａ上及び酸化物半導体層１４０Ａ上にゲート絶縁層１３０Ａを成膜する。ここで、必要に応じてゲート絶縁層１３０Ａに開口部を設けてもよい。
図２５及び図２６は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート電極を形成する工程を示すＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。図２５及び図２６に示すように、ゲート絶縁層１３０Ａ上にゲート電極１２０Ａを成膜し、フォトリソグラフィ及びエッチングによって図１４に示すゲート電極１２０Ａのパターンを形成する。ここで、ゲート電極１２０Ａのエッチングは、ゲート電極１２０Ａのエッチングレートとゲート絶縁層１３０Ａのエッチングレートとの選択比が大きい条件で処理することが好ましい。
そして、図２５及び図２６に示す基板の全面に保護層１６０Ａを成膜する。上記に示す製造工程によって、本発明の実施形態２に係る半導体装置１０Ａを形成することができる。
以上のように、本発明の実施形態２に係る半導体装置１０Ａの製造方法によると、塩素を含むガスを用いたプラズマ処理によって下地層１１０Ａの表層に生成された塩素不純物を除去することができる。したがって、その後の工程において塩酸が発生することを抑制できるため、酸化物半導体層１４０Ａがエッチングされることを抑制することができる。その結果、信頼性の高い半導体装置を得ることができる。
〈実施形態３〉
図２７及び図２８を用いて、本発明の一実施形態に係る半導体装置の概要について説明する。実施形態３の半導体装置１０Ｂは、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）、表示部に有機ＥＬ素子や量子ドット等の自発光素子（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＯＬＥＤ）を利用した自発光表示装置、又は電子ペーパー等の反射型表示装置の各画素や駆動回路に用いられる半導体装置について説明する。
［半導体装置１０Ｂの構造］
半導体装置１０Ｂの平面図は実施形態２に係る半導体装置１０Ａの平面図（図１４）と同様なので、図１４を参照して説明を行う。図２７は、本発明の一実施形態に係る半導体装置の概要を示すＣ−Ｃ’断面図である。図２８は、本発明の一実施形態に係る半導体装置の概要を示すＤ−Ｄ’断面図である。図２７及び図２８に示すように、半導体装置１０Ｂは、基板１００Ｂ、下地層１１０Ｂ、酸化物半導体層１４０Ｂ、ソース・ドレイン電極１５０Ｂ、ゲート絶縁層１３０Ｂ、ゲート電極１２０Ｂ、及び保護層１６０Ｂを有する。半導体装置１０Ｂはトップゲート型トランジスタである。
下地層１１０Ｂは基板１００Ｂ上に配置されている。酸化物半導体層１４０Ｂは下地層１１０Ｂ上に配置されている。ソース・ドレイン電極１５０Ｂは酸化物半導体層１４０Ｂ上に配置されており、酸化物半導体層１４０Ｂの一部を露出するようにパターニングされている。ここで、酸化物半導体層１４０Ｂから露出された領域の下地層１１０Ｂ−１の膜厚は、上方に酸化物半導体層１４０Ｂ又はソース・ドレイン電極１５０Ｂが配置された領域の下地層１１０Ｂ−２の膜厚よりも薄い。また、ソース・ドレイン電極１５０Ｂから露出された領域の酸化物半導体層１４０Ｂ−１の膜厚は、上方にソース・ドレイン電極１５０Ｂが配置された領域の酸化物半導体層１４０Ｂ−２の膜厚よりも薄い。
ゲート絶縁層１３０Ｂは酸化物半導体層１４０Ｂ上及びソース・ドレイン電極１５０Ｂ上に配置されている。ゲート電極１２０Ｂはゲート絶縁層１３０Ｂを介して酸化物半導体層１４０Ｂに対向して配置されている。ここで、図１４と同様に、平面視において、ゲート電極１２０Ｂは酸化物半導体層１４０Ｂを覆うように配置されている。つまり、酸化物半導体層１４０Ｂのパターンはゲート電極１２０Ｂのパターンの内側に形成されている。
ソース・ドレイン電極１５０Ｂは互いに間隔をおいて配置された一対の電極を有しており、印加する電圧に応じて一方がソース電極となり、他方がドレイン電極となる。ここで、上記の一対の電極の間隔が半導体装置１０Ｂのチャネル長に対応する。
保護層１６０Ｂはゲート電極１２０Ｂ及びゲート絶縁層１３０Ｂを覆って配置されている。
ここで、基板１００Ｂ、下地層１１０Ｂ、ゲート電極１２０Ｂ、ゲート絶縁層１３０Ｂ、酸化物半導体層１４０Ｂ、ソース・ドレイン電極１５０Ｂ、及び保護層１６０Ｂは実施形態１に係る半導体装置１０と同様の材料を用いることができる。
［半導体装置１０Ｂの製造方法］
図２９乃至図３８を用いて、本発明の実施形態３に係る半導体装置１０Ｂの製造方法について、Ｃ−Ｃ’断面図及びＤ−Ｄ’断面図を参照しながら説明する。図２９及び図３０は、本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示すＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。図２９及び図３０に示すように、基板１００Ｂ上に下地層１１０Ｂ及び酸化物半導体層１４０Ｂを成膜し、フォトリソグラフィ及びエッチングによって図１４と同様の酸化物半導体層１４０Ｂのパターンを形成する。
酸化物半導体層１４０Ｂはスパッタリング法を用いて成膜することができる。酸化物半導体層１４０Ｂのエッチングはドライエッチングで行ってもよく、ウェットエッチングで行ってもよい。ウェットエッチングで酸化物半導体層１４０Ｂをエッチングする場合、シュウ酸を含むエッチャント、リン酸を含むエッチャント、又はフッ酸を含むエッチャントを用いることができる。
図３１及び図３２は、本発明の一実施形態に係る半導体装置の製造方法において、ソース・ドレイン電極を形成する工程を示すＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。図３１及び図３２に示すように、下地層１１０Ｂ上及び酸化物半導体層１４０Ｂ上にソース・ドレイン電極１５０Ｂを形成し、フォトリソグラフィ及びエッチングによって図１４と同様のソース・ドレイン電極１５０Ｂのパターンを形成する。
ソース・ドレイン電極１５０Ｂのエッチングは塩素を含むガスを用いたドライエッチングを採用することができる。当該ドライエッチングによってソース・ドレイン電極１５０Ｂをエッチングし、ソース・ドレイン電極１５０Ｂの下層の酸化物半導体層１４０Ｂの一部及び下地層１１０Ｂの一部を露出させる。ここで、ソース・ドレイン電極１５０Ａのエッチング残りが発生することを抑制するために、ドライエッチングによって露出された酸化物半導体層１４０Ｂをハーフエッチングしている。つまり、ソース・ドレイン電極１５０Ｂ下に配置された酸化物半導体層１４０Ｂ−２の膜厚に比べて、ソース・ドレイン電極１５０Ｂから露出した酸化物半導体層１４０Ｂ−１の膜厚が薄くなるように酸化物半導体層１４０Ｂをエッチングする。ここでハーフエッチングされた酸化物半導体層１４０Ｂの膜厚は特に限定されるものではなく、ハーフエッチングされていない領域の酸化物半導体層１４０Ｂの膜厚に比べて半分以上であってもよく、半分以下であってもよい。
ドライエッチングに用いるガスとしては、Ｃｌ２、ＢＣｌ３、ＣＣｌ４などのガスを単体又は複合して用いることができる。また、ドライエッチングとしては、ＲＩＥを用いることができる。例えば、Ｃｌ２及びＢＣｌ３を混合したガスを用いたドライエッチングを用いることができる。また、ドライエッチングとしては、ＲＩＥ又は上記のガスを用いたプラズマ処理を用いることができる。
ここで、当該ドライエッチングでは、例えばＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料で形成された下地層１１０Ｂはほとんどエッチングされないため、図３２に示すソース・ドレイン電極１５０Ｂ及び酸化物半導体層１４０Ｂから露出した領域１１４Ｂの下地層１１０Ｂはほとんどエッチングされていない。
ここで、領域１１４Ｂの下地層１１０Ｂはドライエッチング雰囲気に曝される。換言すると、領域１１４Ｂの下地層１１０Ｂは塩素を含むガスを用いたプラズマに曝される。そのため、塩素不純物が下地層１１０Ｂの表層に付着又は打ち込まれる。上記の塩素不純物は、ソース・ドレイン電極１５０Ｂのドライエッチングによるものに限定されず、その他の塩素を含むガスを用いたプラズマ処理によって生成される場合もある。
上記の塩素不純物は水と反応することで塩酸を発生させる。例えば、図３１及び図３２に示す構造の状態で基板を洗浄する処理などを行うと、領域１１４Ｂの下地層１１０Ｂに存在する塩素不純物が水と反応して塩酸を発生させる。又は、後の工程で領域１１４Ｂの下地層１１０Ｂ上に形成される酸化物半導体層１４０Ｂ中に含まれる水分が塩素不純物と反応して塩酸を発生させる。ここで塩酸が発生すると、領域１１４Ｂ上に配置される酸化物半導体層１４０Ｂがエッチングされてしまう。したがって、上記の塩素不純物を除去する必要がある。
図３３及び図３４は、本発明の一実施形態に係る半導体装置の製造方法において、塩素不純物を除去する塩素除去処理を行う工程を示すＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。図３３及び図３４に示すように、領域１１４Ｂの下地層１１０Ｂに存在する塩素不純物を除去する塩素除去処理を行う。
塩素除去処理はフッ素を含むガスを用いたドライエッチングを採用することができる。当該ドライエッチングによって、塩素不純物が残存する領域１１４Ｂの下地層１１０Ｂ、つまり、ソース・ドレイン電極１５０Ｂ及び酸化物半導体層１４０Ｂから露出した下地層１１０Ｂをハーフエッチングする。このドライエッチングによって、領域１１４Ｂの下地層１１０Ｂの表層に存在していた塩素不純物を除去することができる。ここでハーフエッチングされた下地層１１０Ｂ−１の膜厚は特に限定されるものではなく、ハーフエッチングされていない領域の下地層１１０Ｂ−２の膜厚に比べて半分以上であってもよく、半分以下であってもよい。
ここで、塩素除去処理におけるドライエッチングに用いるガスとしては、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、ＳＦ６などのガスを単体又は複合して用いることができる。例えば、ＣＦ４及びＣＨＦ３を混合したガスを用いたドライエッチングを用いることができる。また、ドライエッチングとしては、ＲＩＥ又は上記のガスを用いたプラズマ処理を用いることができる。
下地層１１０Ｂのハーフエッチングの深さは、塩素不純物の存在する位置に応じて決定することができる。例えば、塩素不純物が下地層１１０Ｂの表面に付着している場合は、ドライエッチングにより塩素不純物が除去されて下地層１１０Ｂが少しでもエッチングされていればよい。一方、下地層１１０Ｂの表面から一定の深さの領域に塩素原子や塩素イオンが打ち込まれている場合は、下地層１１０Ｂは塩素原子や塩素イオンが打ち込まれている深さ以上にエッチングすることが好ましい。
上記では、塩素除去処理の方法としてフッ素を含むガスを用いたドライエッチングを例示したが、この方法に限定されない。例えば、塩素を含まないガスを用いたドライエッチングによって塩素除去処理を行ってもよい。また、ドライエッチング以外にも、プラズマ処理、逆スパッタ処理などの方法で塩素除去処理を行ってもよい。また、薬液を用いたウェットエッチングによって塩素除去処理を行ってもよい。
ここで、塩素不純物は水と反応することで塩酸を発生させるため、上記のソース・ドレイン電極１５０Ｂのドライエッチング工程と塩素除去処理工程との間を真空保持してもよい。両者の工程間を真空保持することで、大気中の水分によって塩酸が発生することを抑制することができる。
図３５及び図３６は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層を形成する工程を示すＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。図３５及び図３６に示すように、ソース・ドレイン電極１５０Ｂ上及び酸化物半導体層１４０Ｂ上にゲート絶縁層１３０Ｂを成膜する。ここで、必要に応じてゲート絶縁層１３０Ｂに開口部を設けてもよい。
図３７及び図３８は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート電極を形成する工程を示すＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。図３７及び図３８に示すように、ゲート絶縁層１３０Ｂ上にゲート電極１２０Ｂを成膜し、フォトリソグラフィ及びエッチングによって図１４と同様のゲート電極１２０Ｂのパターンを形成する。ここで、ゲート電極１２０Ｂのエッチングは、ゲート電極１２０Ｂのエッチングレートとゲート絶縁層１３０Ｂのエッチングレートとの選択比が大きい条件で処理することが好ましい。
そして、図３７及び図３８に示す基板の全面に保護層１６０Ｂを成膜する。上記に示す製造工程によって、本発明の実施形態３に係る半導体装置１０Ｂを形成することができる。
以上のように、本発明の実施形態３に係る半導体装置１０Ｂの製造方法によると、塩素を含むガスを用いたプラズマ処理によって下地層１１０Ｂの表層に生成された塩素不純物を除去することができる。したがって、その後の工程において塩酸が発生することを抑制できるため、酸化物半導体層１４０Ｂがエッチングされることを抑制することができる。その結果、信頼性の高い半導体装置を得ることができる。
以下、本発明の実施形態１及び実施形態２に係る半導体装置（実施例）及びその比較例の半導体装置を作製し、塩素不純物が付着又は打ち込まれた絶縁層の不純物評価、トランジスタ特性の光照射による特性変動評価、及び光学顕微鏡評価の結果について説明する。
［不純物評価］
実施形態１における領域１３２のゲート絶縁層１３０（図１１参照）、及び実施形態２における領域１１２Ａ、１１４Ａの下地層１１０Ａ（図１７及び図１８参照）の状態を再現するための試験サンプルを作製し、飛行時間型二次イオン質量分析法（Ｔｉｍｅ−ｏｆ−Ｆｌｉｇｈｔ Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ；ＴｏＦ−ＳＩＭＳ）を用いた深さ方向の不純物評価を行った結果について説明する。
図３９及び図４０は、本発明の実施例及び比較例の試験サンプル作製方法を示す図である。まず図３９の（ａ）に示すように、シリコン基板２００上に下地層に相当する絶縁層２１０としてＳｉＯｘを約５００ｎｍ形成した。次に、図３９の（ｂ）に示すように、絶縁層２１０表面に塩素を含むガスを用いたドライエッチングとして、Ｃｌ２及びＢＣｌ３を混合したガスを用いたドライエッチングを行った（塩素エッチング２２０）。ここで、塩素エッチング２２０によって絶縁層２１０はほとんどエッチングされなかった。次に、図３９の（ｃ）に示すように、塩素不純物が打ち込まれた絶縁層２１０に対して、フッ素を含むガスを用いたドライエッチングとして、ＣＦ４、ＣＨＦ３、及びＡｒを混合したガスを用いたドライエッチングを行った（フッ素エッチング２３０）。ここで、フッ素エッチング２３０によって絶縁層２１０は約５０ｎｍエッチングされた。
ここで、塩素エッチング２２０及びフッ素エッチング２３０は以下の条件で処理した。
［塩素エッチング２２０の条件］
・エッチング方式：ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式
・プロセスガス：Ｃｌ２／ＢＣｌ３＝９０／６０ｓｃｃｍ
・チャンバ圧力：２０ｍＴｏｒｒ
・チャンバ温度：４０℃
・バイアス電力：５０Ｗ
・電流値：４００ｍＡ
［フッ素エッチング２３０の条件］
・エッチング方式：平行平板方式
・プロセスガス：ＣＦ４／ＣＨＦ３／Ａｒ＝６０／２０／３００ｓｃｃｍ
・チャンバ圧力：２Ｔｏｒｒ
・チャンバ温度：２５℃
・ＲＦ電力：２００Ｗ
・電極間のギャップ：１０ｍｍ
ここで、実施例のサンプルはフッ素エッチング２３０を行うが、比較例のサンプルはフッ素エッチング２３０を行わずに次の工程へ進めた。つまり、実施例のサンプルと比較例のサンプルとの違いは、製造方法におけるフッ素エッチング２３０の有無である。
次に、図４０の（ｄ）に示すように、絶縁層２１０上に酸化物半導体層２４０としてＩＧＺＯを約８０ｎｍスパッタリング法で成膜した。ここで、ＩＧＺＯとして、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有するＩＧＺＯターゲットを用いた。次に、図４０の（ｅ）に示すように、酸化物半導体層２４０上に保護層２５０としてＳｉＯｘを約２００ｎｍ形成した。図４０の（ｅ）に示した構造のサンプルに対して上方（保護層２５０が形成された側）からＴｏＦ−ＳＩＭＳ分析を行った。
図４１及び図４２は、本発明の実施例及び比較例のサンプルを用いて評価したＴｏＦ−ＳＩＭＳ分析結果を示す図である。図４１及び図４２において、絶縁層２１０をＵＣ−ＳｉＯｘ、酸化物半導体層２４０をＩＧＺＯ、保護層２５０をＣａｐ−ＳｉＯｘと表記した。また、塩素濃度（Ｃｌ濃度）を実線で示し、酸化ガリウム濃度（ＧａＯ濃度）を点線で示し、シリコン濃度（Ｓｉ濃度）を白抜きの線で示した。図４１に示すように、実施例サンプルにおいては、ＵＣ−ＳｉＯｘ、ＩＧＺＯ、Ｃａｐ−ＳｉＯｘの膜中、及びこれらの膜界面のＣｌ濃度プロファイルは特に目立った形状を示しておらず、略一定のＣｌ濃度であることが確認された。
一方で、図４２に示すように、比較例サンプルにおいては、ＵＣ−ＳｉＯｘとＩＧＺＯとの界面付近、及びＩＧＺＯとＣａｐ−ＳｉＯｘとの界面付近のＣｌ濃度が各薄膜中に比べて高くなっていることが確認された。また、上記の両界面付近におけるＣｌ濃度は実施例サンプルに比べて約１桁高いことが確認された。つまり、比較例サンプルでは、塩素エッチング２２０の処理でＵＣ−ＳｉＯｘの表層に打ち込まれた塩素不純物が除去されず、各薄膜の界面にパイルアップしているが、実施例サンプルでは、ＵＣ−ＳｉＯｘの表層に打ち込まれた塩素不純物がフッ素エッチング２３０で除去されていることが確認された。
ここで、ＩＧＺＯとＣａｐ−ＳｉＯｘとの界面付近の塩素不純物のパイルアップは、元々ＵＣ−ＳｉＯｘとＩＧＺＯとの界面付近に存在していた塩素不純物がＣａｐ−ＳｉＯｘの成膜による熱によって拡散し、ＩＧＺＯとＣａｐ−ＳｉＯｘとの界面付近にトラップされた結果であると考えられる。この結果から、塩素不純物は熱によって拡散し、各薄膜層の界面にパイルアップすると考えられる。
［トランジスタの特性変動評価］
実施形態１に係る半導体装置１０（実施例）及びその比較例の半導体装置を作製し、光照射の有無によるトランジスタ特性を評価した結果について説明する。ここで、比較例の半導体装置は、半導体装置１０の製造方法において塩素除去処理が省略された方法で作製した。
ここで作製した半導体装置はＬ／Ｗ＝６．０／６．０μｍであり、図１におけるソース・ドレイン電極１５０の一対の電極の間隔及びソース・ドレイン電極１５０の幅がともに６．０μｍである。トランジスタ特性の評価は、ドレイン電圧ＶＤを１０Ｖに固定し、ゲート電圧ＶＧを−２０Ｖから＋２０Ｖまで走査してドレイン電流ＩＤを測定することでＩＤ−ＶＧ特性を得た。トランジスタ特性評価時の温度は８５℃である。また、トランジスタ特性は暗室で行い、光照射は半導体装置の上方、つまり、ソース・ドレイン電極１５０から露出された酸化物半導体層１４０に対して保護層１６０側から光照射を行った。照射光として７０００ルクスの白色ＬＥＤを用いた。
図４３及び図４４は、本発明の実施例及び比較例のサンプルを用いて作製したトランジスタの信頼性試験結果を示す図である。図４３及び図４４において、光照射を行わずに評価したトランジスタ特性（Ｄａｒｋ特性）を実線で示し、光照射を行って評価したトランジスタ特性（Ｐｈｏｔｏ特性）を白抜きの線で示した。図４３に示すように、実施例サンプルでは、Ｄａｒｋ特性とＰｈｏｔｏ特性との差がほとんどないことが確認された。一方で、図４４に示すように、比較例サンプルでは、Ｄａｒｋ特性に比べてＰｈｏｔｏ特性はドレイン電流ＩＤの立ち上がりがゲート電圧ＶＧのマイナス側にシフトしており、ドレイン電流ＩＤの立ち上がりもブロードになっていることが確認された。つまり、比較例サンプルでは、チャネルの酸化物半導体層に欠陥が発生しているのに対して、実施例サンプルでは、チャネルの酸化物半導体層の欠陥発生が抑制されていると考えられる。
［光学顕微鏡評価］
実施形態２に係る半導体装置１０Ａ（実施例）及びその比較例の半導体装置を作製し、光学顕微鏡による形状評価を行った結果について説明する。ここで、比較例の半導体装置は、半導体装置１０Ａの製造方法において塩素除去処理を省略した方法で作製した。
図４５は、本発明の実施例のサンプルを用いて作製したトランジスタの光学顕微鏡写真を示す図である。図４６は、図４５のＥ−Ｅ’の断面模式図を示す図である。図４７は、本発明の比較例のサンプルを用いて作製したトランジスタの光学顕微鏡写真を示す図である。図４８は、図４７のＥ−Ｅ’の断面模式図を示す図である。
図４５に示す実施例と図４７に示す比較例とを比較すると、実施例では特に目立った形状異常は確認されないが、比較例では下地層１１０Ａと酸化物半導体層１４０Ａとが接触する領域１４５Ａにおいて、形状異常が発生していることが確認された。より具体的に説明すると、比較例では、領域１４５Ａにおいて斑点１４９Ａが確認された。この斑点１４９Ａは図４８の領域１４５Ａにおいて、酸化物半導体層１４０Ａがエッチングされて空洞が形成されたことが原因であることが確認されている。
図４９は、本発明の実施例のサンプルを用いて作製したトランジスタの光学顕微鏡写真を示す図である。図５０は、図４９のＦ−Ｆ’の断面模式図を示す図である。図５１は、本発明の比較例のサンプルを用いて作製したトランジスタの光学顕微鏡写真を示す図である。図５２は、図５１のＦ−Ｆ’の断面模式図を示す図である。
図４９に示す実施例と図５１に示す比較例とを比較すると、実施例では特に目立った形状異常は確認されないが、比較例では下地層１１０Ａ及び酸化物半導体層１４０Ａ並びに酸化物半導体層１４０Ａ及びゲート絶縁層１３０Ａが接触する領域１４７Ａにおいて、形状異常が発生していることが確認された。より具体的に説明すると、比較例では、領域１４７Ａにおいて斑点１４９Ａが確認された。この斑点１４９Ａは図５２の領域１４７Ａにおいて、酸化物半導体層１４０Ａがエッチングされて空洞が形成されたことが原因であると考えられる。
以上の結果から、実施例は比較例に比べて、各薄膜の界面における塩素不純物のパイルアップがなく、光照射有無によるトランジスタ特性の変動が小さく、形状異常が発生しないことが確認された。つまり、実施例は比較例に比べて信頼性の高い半導体装置を得ることができた。
なお、本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１０：半導体装置
１００：基板
１１０：下地層
１１２、１１４、１３２、１４２、１４５、１４７：領域
１２０：ゲート電極
１３０：ゲート絶縁層
１４０、２４０：酸化物半導体層
１４９：斑点
１５０：ドレイン電極
１５２：開口部
１６０、２５０：保護層
２００：シリコン基板
２１０：絶縁層
２２０：塩素エッチング
２３０：フッ素エッチング

Claims (17)

  1. 絶縁層上に前記絶縁層の一部を露出する酸化物半導体層を形成し、
    前記酸化物半導体層から露出した前記絶縁層に対して塩素を含むガスを用いたプラズマ処理を行い、
    前記露出した前記絶縁層の表層の塩素不純物を除去する塩素除去処理を行うことを特徴とする半導体装置の製造方法。
  2. 前記塩素除去処理は、フッ素を含むガスを用いた第１エッチング処理であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記塩素除去処理は、前記第１エッチング処理によって前記露出した前記絶縁層をハーフエッチングすることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記フッ素を含むガスは、ＣＦ４及びＣＨＦ３を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記プラズマ処理は、塩素を含むガスを用いた第２エッチング処理であることを特徴とする請求項２に記載の半導体装置の製造方法。
  6. 前記絶縁層上及び前記酸化物半導体層上に導電層を形成し、
    前記第２エッチング処理によって前記導電層をエッチングして前記酸化物半導体層の一部と前記絶縁層の一部とを露出することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. ゲート電極を形成し、
    前記ゲート電極上に前記絶縁層を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 表面に露出した絶縁層に対して塩素を含むガスを用いたプラズマ処理を行い、
    前記露出した絶縁層の表層の塩素不純物を除去する塩素除去処理を行い、
    前記露出した絶縁層上に酸化物半導体層を形成することを特徴とする半導体装置の製造方法。
  9. 前記塩素除去処理は、フッ素を含むガスを用いた第１エッチング処理であることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記塩素除去処理は、前記第１エッチング処理によって前記露出した絶縁層をハーフエッチングすることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記フッ素を含むガスは、ＣＦ４及びＣＨＦ３を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
  12. 前記プラズマ処理は、塩素を含むガスを用いた第２エッチング処理であることを特徴とする請求項９に記載の半導体装置の製造方法。
  13. 前記絶縁層上に導電層を形成し、
    前記第２エッチング処理によって前記導電層をエッチングして前記絶縁層の一部を露出することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記酸化物半導体層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上にゲート電極を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. ゲート電極と、
    前記ゲート電極上に配置されたゲート絶縁層と、
    前記ゲート絶縁層を介して前記ゲート電極に対向して配置された酸化物半導体層と、
    前記酸化物半導体層上に配置され、前記酸化物半導体層に接続されたソース・ドレイン電極と、を有し、
    前記酸化物半導体層及び前記ソース・ドレイン電極から露出した領域の前記ゲート絶縁層の膜厚は、前記酸化物半導体層下の前記ゲート絶縁層の膜厚及び前記ソース・ドレイン電極下の前記ゲート絶縁層の膜厚よりも薄膜であることを特徴とする半導体装置。
  16. 前記酸化物半導体層下の前記ゲート絶縁層の膜厚は、前記ソース・ドレイン電極下の前記ゲート絶縁層の膜厚と同じ膜厚であることを特徴とする請求項１５に記載の半導体装置。
  17. 下地層と、
    前記下地層上に配置されたソース・ドレイン電極と、
    前記ソース・ドレイン電極から露出した前記下地層上に配置され、前記ソース・ドレイン電極に接続された酸化物半導体層と、
    前記酸化物半導体層上に配置されたゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物半導体層に対向して配置されたゲート電極と、を有し、
    前記酸化物半導体層下の前記下地層の膜厚は、前記ソース・ドレイン電極下の前記下地層の膜厚よりも薄膜であることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111312733B (zh) * 2020-04-02 2023-06-02 武汉华星光电半导体显示技术有限公司 阵列基板及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058840A (ja) * 1998-08-05 2000-02-25 Sharp Corp 半導体装置の製造方法
JP2001185541A (ja) * 1999-12-27 2001-07-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2001284283A (ja) * 2000-03-30 2001-10-12 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2013084939A (ja) * 2011-09-29 2013-05-09 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2013110397A (ja) * 2011-10-24 2013-06-06 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2013123045A (ja) * 2011-11-11 2013-06-20 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015122344A (ja) * 2013-12-20 2015-07-02 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3536104B2 (ja) * 2002-04-26 2004-06-07 沖電気工業株式会社 半導体装置の製造方法
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
KR101316634B1 (ko) * 2006-09-29 2013-10-15 삼성디스플레이 주식회사 금속 배선의 제조 방법 및 표시 기판의 제조 방법
JP2010135771A (ja) * 2008-11-07 2010-06-17 Semiconductor Energy Lab Co Ltd 半導体装置及び当該半導体装置の作製方法
TWI438868B (zh) * 2010-07-30 2014-05-21 Au Optronics Corp 互補金氧半電晶體及其製作方法
KR101895421B1 (ko) * 2011-02-24 2018-09-07 삼성디스플레이 주식회사 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들
KR101830170B1 (ko) * 2011-05-17 2018-02-21 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
CN102651455B (zh) * 2012-02-28 2015-11-25 京东方科技集团股份有限公司 Oled器件、amoled器件及其制造方法
KR20130136063A (ko) * 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
TW201513397A (zh) * 2013-09-26 2015-04-01 Lextar Electronics Corp 發光二極體之製造方法
CN103500711B (zh) * 2013-10-15 2017-06-06 深圳市华星光电技术有限公司 薄膜晶体管的制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058840A (ja) * 1998-08-05 2000-02-25 Sharp Corp 半導体装置の製造方法
JP2001185541A (ja) * 1999-12-27 2001-07-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2001284283A (ja) * 2000-03-30 2001-10-12 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2013084939A (ja) * 2011-09-29 2013-05-09 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2013110397A (ja) * 2011-10-24 2013-06-06 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2013123045A (ja) * 2011-11-11 2013-06-20 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015122344A (ja) * 2013-12-20 2015-07-02 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置

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