JP2000058840A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 54
- 238000005530 etching Methods 0.000 claims abstract description 84
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 239000002184 metal Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 33
- 238000001020 plasma etching Methods 0.000 claims description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 230000000873 masking effect Effects 0.000 claims 2
- 238000000576 coating method Methods 0.000 abstract description 2
- 239000011248 coating agent Substances 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 34
- 239000010408 film Substances 0.000 description 28
- 238000001312 dry etching Methods 0.000 description 24
- 239000000463 material Substances 0.000 description 21
- 229910021417 amorphous silicon Inorganic materials 0.000 description 18
- 239000000126 substance Substances 0.000 description 13
- 239000000460 chlorine Substances 0.000 description 9
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 8
- 239000000203 mixture Substances 0.000 description 7
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 6
- 229910052801 chlorine Inorganic materials 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- -1 titanium nitride Chemical class 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910017604 nitric acid Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- 150000003609 titanium compounds Chemical class 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910001362 Ta alloys Inorganic materials 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 230000005596 ionic collisions Effects 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 150000003482 tantalum compounds Chemical class 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 241000277331 Salmonidae Species 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 239000010407 anodic oxide Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000003878 thermal aging Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
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- C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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Abstract
(57)【要約】
【課題】 ＴＦＴ基板の製造工程において、ＴＦＴ特性
を低下させることなく製造プロセスが短縮された半導体
装置の製造方法を提供する。 【解決手段】 半導体層と、該半導体層上に形成された
ソース電極およびドレイン電極と、該ソース電極に接続
されたソース配線とを有する半導体装置を製造する方法
であって：(ａ)該半導体層を覆い、金属層を形成する工
程と；(ｂ)該金属層上に所望のパターンを有するレジス
ト層を形成する工程と；(ｃ)該レジスト層をマスクとし
て該金属層をエッチングして、該ソース電極、該ドレイ
ン電極、該ソース配線を形成する工程と；(ｄ)該レジス
ト層をマスクとして該半導体層をエッチングして該ソー
ス電極と該ドレイン電極との間にトランジスタギャップ
部を形成する工程と；を包含し、該(ｃ)および(ｄ)の工
程における各エッチング工程が、同一のチャンバ内で、
同一の該レジスト層をマスクとして行われる。
を低下させることなく製造プロセスが短縮された半導体
装置の製造方法を提供する。 【解決手段】 半導体層と、該半導体層上に形成された
ソース電極およびドレイン電極と、該ソース電極に接続
されたソース配線とを有する半導体装置を製造する方法
であって：(ａ)該半導体層を覆い、金属層を形成する工
程と；(ｂ)該金属層上に所望のパターンを有するレジス
ト層を形成する工程と；(ｃ)該レジスト層をマスクとし
て該金属層をエッチングして、該ソース電極、該ドレイ
ン電極、該ソース配線を形成する工程と；(ｄ)該レジス
ト層をマスクとして該半導体層をエッチングして該ソー
ス電極と該ドレイン電極との間にトランジスタギャップ
部を形成する工程と；を包含し、該(ｃ)および(ｄ)の工
程における各エッチング工程が、同一のチャンバ内で、
同一の該レジスト層をマスクとして行われる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、より詳細には液晶表示装置等の表示装置に用
いられるＴＦＴ基板の製造方法に関する。
法に関し、より詳細には液晶表示装置等の表示装置に用
いられるＴＦＴ基板の製造方法に関する。
【０００２】
【従来の技術】液晶表示装置等の表示装置を駆動するた
めにＴＦＴ(薄膜トランジスタ)が用いられている。図４
および図５(ｊ)に示すように、液晶表示装置に用いられ
るＴＦＴ基板６００は、基板６１上にパターニングされ
たゲート配線６３と、ゲート配線６３を覆って基板６１
の全体上に形成され、窒化シリコンからなるゲート絶縁
膜６２と、ゲート絶縁膜６２上に島状に順次積層して配
設された半導体層としての真性半導体層６４およびｎ型
半導体層６５と、ｎ型半導体層６５を覆って基板６１上
に配設されたソース配線材料(ソース電極材料およびド
レイン電極材料を含む)としてのベース層６６およびト
ップ層６７とを含む構造を有する。このＴＦＴ基板６０
０において、ベース層６６およびトップ層６７はソース
電極７２、ドレイン電極７３、およびソース配線７４を
形成している。ここで、ソース電極７２とドレイン電極
７３との間に、これらを分断するトランジスタのギャッ
プ部７１(以下トランジスタギャップ部とする)が形成さ
れている。このトランジスタギャップ部７１は、トップ
層６７、ベース層６６、およびｎ型半導体層６５を貫通
し、真性半導体層６４の内部にまで達している。
めにＴＦＴ(薄膜トランジスタ)が用いられている。図４
および図５(ｊ)に示すように、液晶表示装置に用いられ
るＴＦＴ基板６００は、基板６１上にパターニングされ
たゲート配線６３と、ゲート配線６３を覆って基板６１
の全体上に形成され、窒化シリコンからなるゲート絶縁
膜６２と、ゲート絶縁膜６２上に島状に順次積層して配
設された半導体層としての真性半導体層６４およびｎ型
半導体層６５と、ｎ型半導体層６５を覆って基板６１上
に配設されたソース配線材料(ソース電極材料およびド
レイン電極材料を含む)としてのベース層６６およびト
ップ層６７とを含む構造を有する。このＴＦＴ基板６０
０において、ベース層６６およびトップ層６７はソース
電極７２、ドレイン電極７３、およびソース配線７４を
形成している。ここで、ソース電極７２とドレイン電極
７３との間に、これらを分断するトランジスタのギャッ
プ部７１(以下トランジスタギャップ部とする)が形成さ
れている。このトランジスタギャップ部７１は、トップ
層６７、ベース層６６、およびｎ型半導体層６５を貫通
し、真性半導体層６４の内部にまで達している。
【０００３】このようなＴＦＴ基板６００において、ソ
ース配線材料のベース層６６の材料としてＩＴＯが用い
られている。トップ層６７をドライエッチングする工程
において、ＩＴＯからなるベース層６６はエッチングさ
れないので、ＩＴＯ膜６６がマスクとなって、これより
下にすでに形成されている部分に影響を与えることなく
エッチングすることが可能である。従って、ソース配線
をパターニングするために、ＩＴＯ膜６６上のトップ層
６７のエッチング、ＩＴＯ膜６６の単独のエッチング、
およびをトランジスタギャップ部７１を形成するｎ型半
導体層および真性半導体層のエッチングをそれぞれ個別
に行う方法が広く用いられている。
ース配線材料のベース層６６の材料としてＩＴＯが用い
られている。トップ層６７をドライエッチングする工程
において、ＩＴＯからなるベース層６６はエッチングさ
れないので、ＩＴＯ膜６６がマスクとなって、これより
下にすでに形成されている部分に影響を与えることなく
エッチングすることが可能である。従って、ソース配線
をパターニングするために、ＩＴＯ膜６６上のトップ層
６７のエッチング、ＩＴＯ膜６６の単独のエッチング、
およびをトランジスタギャップ部７１を形成するｎ型半
導体層および真性半導体層のエッチングをそれぞれ個別
に行う方法が広く用いられている。
【０００４】以下に、従来のＴＦＴ基板の製造方法とし
て、ソース電極、ドレイン電極、ソース配線(以下、こ
れらを単に「ソース配線など」とする)とトランジスタギ
ャップ部との形成方法について図５を参照して説明す
る。
て、ソース電極、ドレイン電極、ソース配線(以下、こ
れらを単に「ソース配線など」とする)とトランジスタギ
ャップ部との形成方法について図５を参照して説明す
る。
【０００５】まず、基板６１上にゲート配線３をパター
ニングした後、ゲート絶縁膜６２を形成し、その上にア
モルファスシリコンからなる真性半導体層層６４とｎ+
アモルファスシリコンからなるｎ型半導体層６５が島状
に形成された基板を図５(ａ)に示す。
ニングした後、ゲート絶縁膜６２を形成し、その上にア
モルファスシリコンからなる真性半導体層層６４とｎ+
アモルファスシリコンからなるｎ型半導体層６５が島状
に形成された基板を図５(ａ)に示す。
【０００６】次に、図５(ｂ)に示すように、図５(ａ)で
示した基板上にスパッタリング法等により、ＩＴＯ膜
(ベース層)６６を成膜する。続いて、図５(ｃ)に示すよ
うに、スパッタリング法等により、ソース配線材料のト
ップ層６７を成膜する。
示した基板上にスパッタリング法等により、ＩＴＯ膜
(ベース層)６６を成膜する。続いて、図５(ｃ)に示すよ
うに、スパッタリング法等により、ソース配線材料のト
ップ層６７を成膜する。
【０００７】次に、図５(ｄ)に示すように、このトップ
層６７の上にレジスト層をスピンコート法等によって塗
布し、フォトリソグラフィ法によってレジスト層をパタ
ーニングして第１のフォトレジストパターン６８を形成
する。
層６７の上にレジスト層をスピンコート法等によって塗
布し、フォトリソグラフィ法によってレジスト層をパタ
ーニングして第１のフォトレジストパターン６８を形成
する。
【０００８】次に、図５(ｅ)に示すように、トップ層６
７を薬液処理またはドライエッチング法によってエッチ
ングする。この工程において、第１のフォトレジストパ
ターン６８がマスクとなるので、トップ層６７の第１の
フォトレジストパターン６８に覆われた部分はエッチン
グされない。さらに、下地のＩＴＯ膜６６も、エッチン
グの選択比が無限大であるので全くエッチングされな
い。ここで、ドライエッチング法でエッチングした場合
には、トップ層６７のエッチング残渣(図示せず)が残留
する。次に、図５(ｆ)に示すように、第１のフォトレジ
ストパターン６８を、ドライエッチングによってトップ
層６７をエッチングした場合には第１のフォトレジスト
パターン６８とエッチング残渣とを薬液処理によって除
去する。
７を薬液処理またはドライエッチング法によってエッチ
ングする。この工程において、第１のフォトレジストパ
ターン６８がマスクとなるので、トップ層６７の第１の
フォトレジストパターン６８に覆われた部分はエッチン
グされない。さらに、下地のＩＴＯ膜６６も、エッチン
グの選択比が無限大であるので全くエッチングされな
い。ここで、ドライエッチング法でエッチングした場合
には、トップ層６７のエッチング残渣(図示せず)が残留
する。次に、図５(ｆ)に示すように、第１のフォトレジ
ストパターン６８を、ドライエッチングによってトップ
層６７をエッチングした場合には第１のフォトレジスト
パターン６８とエッチング残渣とを薬液処理によって除
去する。
【０００９】次に、図５(ｇ)に示すように、レジスト層
をスピンコート法等によって塗布後、フォトリソグラフ
ィ法によってレジスト層をパターニングして第２のフォ
トレジストパターン６９を形成する。
をスピンコート法等によって塗布後、フォトリソグラフ
ィ法によってレジスト層をパターニングして第２のフォ
トレジストパターン６９を形成する。
【００１０】次に、図５(ｈ)に示すように、ＩＴＯ膜６
６を薬液処理またはドライエッチング法によってエッチ
ングする。ここで、第２のフォトレジストパターン６９
がマスクとなるので、ＩＴＯ膜６６の第２のフォトレジ
ストパターン６９の下方に位置する部分はエッチングさ
れない。ここで、ドライエッチング法でエッチングした
場合には、ＩＴＯ膜６６のエッチング残渣(図示せず)が
残留する。次に、図５(ｉ)に示すように、第２のフォト
レジストパターン６９を、ドライエッチングによってＩ
ＴＯ膜６６をエッチングした場合には第２のフォトレジ
ストパターン６９とエッチング残渣とを薬液処理によっ
て除去する。このようにしてソース配線などを形成す
る。
６を薬液処理またはドライエッチング法によってエッチ
ングする。ここで、第２のフォトレジストパターン６９
がマスクとなるので、ＩＴＯ膜６６の第２のフォトレジ
ストパターン６９の下方に位置する部分はエッチングさ
れない。ここで、ドライエッチング法でエッチングした
場合には、ＩＴＯ膜６６のエッチング残渣(図示せず)が
残留する。次に、図５(ｉ)に示すように、第２のフォト
レジストパターン６９を、ドライエッチングによってＩ
ＴＯ膜６６をエッチングした場合には第２のフォトレジ
ストパターン６９とエッチング残渣とを薬液処理によっ
て除去する。このようにしてソース配線などを形成す
る。
【００１１】次に、ｎ+アモルファスシリコン層６５を
ドライエッチング法によって除去し、さらにアモルファ
スシリコン層６４の途中まで除去する。最後に、ドライ
エッチングによって生じた残渣等を薬液処理によって除
去して、図５(ｊ)に示すようにトランジスタギャップ部
７１を形成する。
ドライエッチング法によって除去し、さらにアモルファ
スシリコン層６４の途中まで除去する。最後に、ドライ
エッチングによって生じた残渣等を薬液処理によって除
去して、図５(ｊ)に示すようにトランジスタギャップ部
７１を形成する。
【００１２】以上のようにして、ＴＦＴ基板６００が作
製される。
製される。
【００１３】
【発明が解決しようとする課題】上述のような従来のＴ
ＦＴ基板の製造方法では、ソース配線などを形成するベ
ース層にＩＴＯ膜を用いている。ソース配線などを形成
するトップ層は、アルミニウム、アルミニウム合金、チ
タン、窒化チタンを含むチタン化合物、クロム、タング
ステン、およびこれらの混合物などの金属材料である。
トップ層をエッチングするエッチャントは、トップ層材
料に応じたエッチャントが選択される。エッチャント
は、例えば、トップ層材料がアルミニウム、モリブデ
ン、タングステン系材料の場合には、リン酸、酢酸、お
よび硝酸の混合物などであり、チタン系材料の場合に
は、フッ酸などであり、タンタル系材料の場合にはフッ
酸と硝酸との混合物などである。マスクとなるフォトレ
ジストパターンは、樹脂などからなる。この場合、ＩＴ
Ｏ膜上のトップ層をエッチングする工程において、ＩＴ
Ｏ膜がトップ層に対して、無限大のエッチング選択比を
有するので、ＩＴＯ膜の下部をエッチングに対して保護
できるという利点がある。しかし上述のように、トップ
層、ＩＴＯからなるベース層、トランジスタギャップ部
をそれぞれ単独でエッチングする工程が必要であり、こ
れにともなって多くのフォトリソ工程も必要である。従
って、マスク枚数および工程数が多いという難点があ
る。
ＦＴ基板の製造方法では、ソース配線などを形成するベ
ース層にＩＴＯ膜を用いている。ソース配線などを形成
するトップ層は、アルミニウム、アルミニウム合金、チ
タン、窒化チタンを含むチタン化合物、クロム、タング
ステン、およびこれらの混合物などの金属材料である。
トップ層をエッチングするエッチャントは、トップ層材
料に応じたエッチャントが選択される。エッチャント
は、例えば、トップ層材料がアルミニウム、モリブデ
ン、タングステン系材料の場合には、リン酸、酢酸、お
よび硝酸の混合物などであり、チタン系材料の場合に
は、フッ酸などであり、タンタル系材料の場合にはフッ
酸と硝酸との混合物などである。マスクとなるフォトレ
ジストパターンは、樹脂などからなる。この場合、ＩＴ
Ｏ膜上のトップ層をエッチングする工程において、ＩＴ
Ｏ膜がトップ層に対して、無限大のエッチング選択比を
有するので、ＩＴＯ膜の下部をエッチングに対して保護
できるという利点がある。しかし上述のように、トップ
層、ＩＴＯからなるベース層、トランジスタギャップ部
をそれぞれ単独でエッチングする工程が必要であり、こ
れにともなって多くのフォトリソ工程も必要である。従
って、マスク枚数および工程数が多いという難点があ
る。
【００１４】トップ層、ＩＴＯからなるベース層、トラ
ンジスタギャップ部をそれぞれ単独でエッチングする工
程は、薬液処理で行うよりも、ドライエッチングで行う
ほうが、省スペース化および製造工程の簡素化の点で好
ましい。さらに、その後の高精細パターンのエッチング
にも適するという利点がある。
ンジスタギャップ部をそれぞれ単独でエッチングする工
程は、薬液処理で行うよりも、ドライエッチングで行う
ほうが、省スペース化および製造工程の簡素化の点で好
ましい。さらに、その後の高精細パターンのエッチング
にも適するという利点がある。
【００１５】さらに、従来のＴＦＴ基板の製造方法で
は、図５を参照して説明したように、第１のフォトレジ
ストパターン６８および第２のフォトレジストパターン
６９を薬液処理によって除去する工程が必要である。こ
れらの工程の目的の１つはドライエッチングによって生
じたエッチング残渣を除去することにある。
は、図５を参照して説明したように、第１のフォトレジ
ストパターン６８および第２のフォトレジストパターン
６９を薬液処理によって除去する工程が必要である。こ
れらの工程の目的の１つはドライエッチングによって生
じたエッチング残渣を除去することにある。
【００１６】製造工程数を減少させるために、上記のＴ
ＦＴ基板６００の製造方法において、例えば第２のフォ
トレジストパターン６９を除去する工程を省略する場合
について図６を参照して以下に説明する。図６中の参照
符号は図５と同じである。
ＦＴ基板６００の製造方法において、例えば第２のフォ
トレジストパターン６９を除去する工程を省略する場合
について図６を参照して以下に説明する。図６中の参照
符号は図５と同じである。
【００１７】ここで作製されるＴＦＴ基板６００’は、
図５(ａ)〜(ｇ)を参照して説明した製造工程に従う。こ
れらの工程を経た後、図６(ａ)に示すように、ＩＴＯ膜
６６をドライエッチング法によってエッチングする。こ
のとき、ｎ+アモルファスシリコン層６５上にＩＴＯ膜
６６のエッチング残渣７０が残留する。
図５(ａ)〜(ｇ)を参照して説明した製造工程に従う。こ
れらの工程を経た後、図６(ａ)に示すように、ＩＴＯ膜
６６をドライエッチング法によってエッチングする。こ
のとき、ｎ+アモルファスシリコン層６５上にＩＴＯ膜
６６のエッチング残渣７０が残留する。
【００１８】第２のレジスト６９とエッチング残渣７０
とを薬液処理して除去せずに、ＩＴＯ膜６６のエッチン
グを行ったチャンバと同一のチャンバ内でトランジスタ
ギャップ部のエッチングを連続して行うと、図６(ｂ)に
示すようにｎ+アモルファスシリコン層６５およびアモ
ルファスシリコン層６４が柱状に残ってしまう。これ
は、ＩＴＯ膜６６のエッチング時に残留したエッチング
残渣７０がマスクとなり、これによりその後のｎ+アモ
ルファスシリコン層６５およびアモルファスシリコン層
６４のエッチングが妨げられるためである。
とを薬液処理して除去せずに、ＩＴＯ膜６６のエッチン
グを行ったチャンバと同一のチャンバ内でトランジスタ
ギャップ部のエッチングを連続して行うと、図６(ｂ)に
示すようにｎ+アモルファスシリコン層６５およびアモ
ルファスシリコン層６４が柱状に残ってしまう。これ
は、ＩＴＯ膜６６のエッチング時に残留したエッチング
残渣７０がマスクとなり、これによりその後のｎ+アモ
ルファスシリコン層６５およびアモルファスシリコン層
６４のエッチングが妨げられるためである。
【００１９】最後に、エッチング残渣７０および第２の
フォトレジストパターン６９等を薬液処理によって除去
して、図６(ｃ)に示すようにトランジスタギャップ部７
１を形成する。
フォトレジストパターン６９等を薬液処理によって除去
して、図６(ｃ)に示すようにトランジスタギャップ部７
１を形成する。
【００２０】以上のようにして、ＴＦＴ基板６００’が
作製される。
作製される。
【００２１】この柱状にエッチングされないで残ったｎ
+アモルファスシリコン層６５およびアモルファスシリ
コン層６４はソース電極７２とドレイン電極７３との間
の表面リーク電流の原因となる。この表面リーク電流に
よって、トランジスタのＶ−Ｉ特性におけるトランジス
タＯｆｆ時の電流を十分に小さくできない。また、トラ
ンジスタギャップ部を形成するエッチング後に半導体層
が柱状に残っていなくても（ＳＥＭレベルで観測不可能
な程度で残っていなくても）、ごく微量の残渣が存在す
ると、熱エージングによって電気的接続が起り、トラン
ジスタのＶ−Ｉ特性におけるトランジスタＯｆｆ時の電
流が次第に上昇することもある。
+アモルファスシリコン層６５およびアモルファスシリ
コン層６４はソース電極７２とドレイン電極７３との間
の表面リーク電流の原因となる。この表面リーク電流に
よって、トランジスタのＶ−Ｉ特性におけるトランジス
タＯｆｆ時の電流を十分に小さくできない。また、トラ
ンジスタギャップ部を形成するエッチング後に半導体層
が柱状に残っていなくても（ＳＥＭレベルで観測不可能
な程度で残っていなくても）、ごく微量の残渣が存在す
ると、熱エージングによって電気的接続が起り、トラン
ジスタのＶ−Ｉ特性におけるトランジスタＯｆｆ時の電
流が次第に上昇することもある。
【００２２】このため、トランジスタのソース電極とド
レイン電極との間のトランジスタギャップ部を、残渣が
ほとんど存在しないようにエッチングする必要がある。
このため、ベース層をエッチングした後で、トランジス
タギャップ部をエッチングする前に、残渣をなんらかの
方法で除去する必要がある。従って、ＴＦＴ特性を低下
させることなく薬液処理によるエッチング残渣を除去す
る工程を省略できない。
レイン電極との間のトランジスタギャップ部を、残渣が
ほとんど存在しないようにエッチングする必要がある。
このため、ベース層をエッチングした後で、トランジス
タギャップ部をエッチングする前に、残渣をなんらかの
方法で除去する必要がある。従って、ＴＦＴ特性を低下
させることなく薬液処理によるエッチング残渣を除去す
る工程を省略できない。
【００２３】本発明の目的は、ＴＦＴ基板の製造工程に
おいて、ＴＦＴ特性を低下させることなく製造プロセス
が短縮された半導体装置の製造方法を提供することにあ
る。
おいて、ＴＦＴ特性を低下させることなく製造プロセス
が短縮された半導体装置の製造方法を提供することにあ
る。
【００２４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体層と、該半導体層上に形成されたソー
ス電極およびドレイン電極と、該ソース電極に接続され
たソース配線とを有する半導体装置を製造する方法であ
って：(ａ)該半導体層を覆い、金属層を形成する工程
と；(ｂ)該金属層上に所望のパターンを有するレジスト
層を形成する工程と；(ｃ)該レジスト層をマスクとして
該金属層をエッチングして、該ソース電極、該ドレイン
電極、該ソース配線を形成する工程と；(ｄ)該レジスト
層をマスクとして該半導体層をエッチングして該ソース
電極と該ドレイン電極との間にトランジスタギャップ部
を形成する工程と；を包含し、該(ｃ)および(ｄ)の工程
における各エッチング工程が、同一のチャンバ内で、同
一の該レジスト層をマスクとして行われる。
造方法は、半導体層と、該半導体層上に形成されたソー
ス電極およびドレイン電極と、該ソース電極に接続され
たソース配線とを有する半導体装置を製造する方法であ
って：(ａ)該半導体層を覆い、金属層を形成する工程
と；(ｂ)該金属層上に所望のパターンを有するレジスト
層を形成する工程と；(ｃ)該レジスト層をマスクとして
該金属層をエッチングして、該ソース電極、該ドレイン
電極、該ソース配線を形成する工程と；(ｄ)該レジスト
層をマスクとして該半導体層をエッチングして該ソース
電極と該ドレイン電極との間にトランジスタギャップ部
を形成する工程と；を包含し、該(ｃ)および(ｄ)の工程
における各エッチング工程が、同一のチャンバ内で、同
一の該レジスト層をマスクとして行われる。
【００２５】好適な実施態様においては、上記レジスト
層はフォトレジスト層であり、上記(ｃ)工程における上
記金属層をエッチングする工程と、上記(ｄ)工程におけ
る上記半導体層をエッチングする工程とは、リアクティ
ブイオンエッチングにより、同一のチャンバ内で、同一
の上記レジスト層をマスクとして順次行われる。
層はフォトレジスト層であり、上記(ｃ)工程における上
記金属層をエッチングする工程と、上記(ｄ)工程におけ
る上記半導体層をエッチングする工程とは、リアクティ
ブイオンエッチングにより、同一のチャンバ内で、同一
の上記レジスト層をマスクとして順次行われる。
【００２６】好適な実施態様においては、上記(ｃ)工程
における上記金属層をエッチングする工程は、１０ｍＴ
ｏｒｒ以下の圧力下で行われる。
における上記金属層をエッチングする工程は、１０ｍＴ
ｏｒｒ以下の圧力下で行われる。
【００２７】好適な実施態様においては、本発明の半導
体装置の製造方法は、上記(ｃ)工程と上記(ｄ)工程との
間に、(ｅ)ＣＦ4とＯ2との混合ガスを用いて上記基板
を、上記チャンバ内で、上記レジスト層をマスクとし
て、リアクティブイオンエッチングによりエッチングし
て、ミドルトリートメントする工程をさらに包含する。
体装置の製造方法は、上記(ｃ)工程と上記(ｄ)工程との
間に、(ｅ)ＣＦ4とＯ2との混合ガスを用いて上記基板
を、上記チャンバ内で、上記レジスト層をマスクとし
て、リアクティブイオンエッチングによりエッチングし
て、ミドルトリートメントする工程をさらに包含する。
【００２８】好適な実施態様においては、本発明の半導
体装置の製造方法は、上記(ｄ)工程の後に、(ｆ)上記基
板を、上記レジスト層をマスクとして、プラズマエッチ
ングによりエッチングして、ダメージトリートメントす
る工程をさらに包含する。
体装置の製造方法は、上記(ｄ)工程の後に、(ｆ)上記基
板を、上記レジスト層をマスクとして、プラズマエッチ
ングによりエッチングして、ダメージトリートメントす
る工程をさらに包含する。
【００２９】好適な実施態様においては、上記金属はＴ
ｉを含有し、上記(ｃ)工程における該金属層をエッチン
グする工程はＣｌ2とＢＣｌ3との混合ガスを用いて行わ
れる。
ｉを含有し、上記(ｃ)工程における該金属層をエッチン
グする工程はＣｌ2とＢＣｌ3との混合ガスを用いて行わ
れる。
【００３０】好適な実施態様においては、上記(ｄ)工程
における上記半導体層をエッチングする工程はＣｌ2ガ
スを用いて行われる。
における上記半導体層をエッチングする工程はＣｌ2ガ
スを用いて行われる。
【００３１】好適な実施態様においては、本発明の半導
体装置の製造方法は、上記(ｄ)工程と上記(ｆ)工程との
間に、(ｇ)ＣＦ4とＯ2との混合ガスを用いて上記基板を
上記チャンバ内で、上記レジスト層をマスクとして、リ
アクティブイオンエッチングによりエッチングして、ア
フタートリートメントする工程をさらに包含する。
体装置の製造方法は、上記(ｄ)工程と上記(ｆ)工程との
間に、(ｇ)ＣＦ4とＯ2との混合ガスを用いて上記基板を
上記チャンバ内で、上記レジスト層をマスクとして、リ
アクティブイオンエッチングによりエッチングして、ア
フタートリートメントする工程をさらに包含する。
【００３２】以下、本発明の作用について説明する。
【００３３】本発明の半導体装置の製造方法は、同一の
エッチングパターンを用いて、金属層および半導体層の
内部まで基板をエッチングするので、１枚のマスク数の
エッチングパターンでソース電極、ドレイン電極、ソー
ス配線、およびトランジスタギャップ部を形成すること
ができる。これにともなってフォトリソグラフィー工程
数が減少するので、製造プロセスを短縮することができ
る。
エッチングパターンを用いて、金属層および半導体層の
内部まで基板をエッチングするので、１枚のマスク数の
エッチングパターンでソース電極、ドレイン電極、ソー
ス配線、およびトランジスタギャップ部を形成すること
ができる。これにともなってフォトリソグラフィー工程
数が減少するので、製造プロセスを短縮することができ
る。
【００３４】本発明の好適な実施態様においては、リア
クティブイオンエッチングによるドライエッチング工程
が同一チャンバ内で連続的に行われるので、省スペース
でかつ製造工程数が減少された、ソース電極、ドレイン
電極、ソーズ配線、およびトランジスタギャップ部の形
成方法を提供することができる。
クティブイオンエッチングによるドライエッチング工程
が同一チャンバ内で連続的に行われるので、省スペース
でかつ製造工程数が減少された、ソース電極、ドレイン
電極、ソーズ配線、およびトランジスタギャップ部の形
成方法を提供することができる。
【００３５】本発明の好適な実施態様においては、金属
層をエッチングする工程と半導体層をエッチングする工
程との間に、基板をリアクティブイオンエッチングし
て、ミドルトリートメントする工程を包含する。これに
より、金属層のエッチング残渣を除去することができる
ので、トランジスタギャップ部に半導体の柱状部が形成
されることを防止できる。よって、表面リーク電流が増
加することを防止して、高いＴＦＴ特性を維持すること
ができる。
層をエッチングする工程と半導体層をエッチングする工
程との間に、基板をリアクティブイオンエッチングし
て、ミドルトリートメントする工程を包含する。これに
より、金属層のエッチング残渣を除去することができる
ので、トランジスタギャップ部に半導体の柱状部が形成
されることを防止できる。よって、表面リーク電流が増
加することを防止して、高いＴＦＴ特性を維持すること
ができる。
【００３６】本発明の好適な実施態様においては、半導
体層をエッチングする工程の後に、基板をプラズマエッ
チングして、ダメージトリートメントする工程をさらに
包含する。これにより、リアクティブイオンエッチング
された時に生じたトランジスタギャップ部のダメージ層
を取り除いて、トランジスタギャップ部のダメージを低
減することができ、よって、ＴＦＴ特性を向上させるこ
とができる。
体層をエッチングする工程の後に、基板をプラズマエッ
チングして、ダメージトリートメントする工程をさらに
包含する。これにより、リアクティブイオンエッチング
された時に生じたトランジスタギャップ部のダメージ層
を取り除いて、トランジスタギャップ部のダメージを低
減することができ、よって、ＴＦＴ特性を向上させるこ
とができる。
【００３７】本発明の好適な実施態様においては、半導
体層をエッチングする工程の後に、ＣＦ4とＯ2との混合
ガスを用いてリアクティブイオンエッチングにより基板
をアフタートリートメントする工程をさらに包含する。
ＣＦ4ガスにより、基板上の残留塩素を除去することが
でき、Ｏ2ガスによりレジスト層をアッシングすること
ができる。
体層をエッチングする工程の後に、ＣＦ4とＯ2との混合
ガスを用いてリアクティブイオンエッチングにより基板
をアフタートリートメントする工程をさらに包含する。
ＣＦ4ガスにより、基板上の残留塩素を除去することが
でき、Ｏ2ガスによりレジスト層をアッシングすること
ができる。
【００３８】
【発明の実施の形態】本発明の実施の形態について、図
面を用いて説明する。
面を用いて説明する。
【００３９】本発明の半導体装置の製造方法に従って作
製されるＴＦＴ基板１００は図１および図２(ｇ)に示す
ように、図５(ｊ)を参照して説明した、従来の方法に従
って作製されるＴＦＴ基板６００と同様の構造を有す
る。すなわち、ＴＦＴ基板１００は、基板１上にパター
ニングされたゲート配線３と、ゲート配線３を覆って基
板１の全体上に形成され、ゲート絶縁膜２と、ゲート絶
縁膜２上に島状に順次積層して配設された半導体層とし
ての真性半導体層４およびｎ型半導体層５と、ｎ型半導
体層５を覆って基板１上に配設されたソース配線材料層
(ソース電極材料およびドレイン電極材料を含む)として
のベース層６およびトップ層７からなる金属層とを含む
構造を有する。このＴＦＴ基板１００において、ベース
層６およびトップ層７はソース電極１２、ドレイン電極
１３、およびソース配線１４を形成している。ここで、
ソース電極１２とドレイン電極１４との間に、これらを
分断するトランジスタギャップ部１１が形成されてい
る。このトランジスタギャップ部１１は、トップ層７、
ベース層６、およびｎ型半導体層５を貫通し、真性半導
体層４の内部にまで達している。
製されるＴＦＴ基板１００は図１および図２(ｇ)に示す
ように、図５(ｊ)を参照して説明した、従来の方法に従
って作製されるＴＦＴ基板６００と同様の構造を有す
る。すなわち、ＴＦＴ基板１００は、基板１上にパター
ニングされたゲート配線３と、ゲート配線３を覆って基
板１の全体上に形成され、ゲート絶縁膜２と、ゲート絶
縁膜２上に島状に順次積層して配設された半導体層とし
ての真性半導体層４およびｎ型半導体層５と、ｎ型半導
体層５を覆って基板１上に配設されたソース配線材料層
(ソース電極材料およびドレイン電極材料を含む)として
のベース層６およびトップ層７からなる金属層とを含む
構造を有する。このＴＦＴ基板１００において、ベース
層６およびトップ層７はソース電極１２、ドレイン電極
１３、およびソース配線１４を形成している。ここで、
ソース電極１２とドレイン電極１４との間に、これらを
分断するトランジスタギャップ部１１が形成されてい
る。このトランジスタギャップ部１１は、トップ層７、
ベース層６、およびｎ型半導体層５を貫通し、真性半導
体層４の内部にまで達している。
【００４０】このようなＴＦＴ基板１００において、ソ
ース配線材料のベース層６の材料はＩＴＯではない。ベ
ース層６およびトップ層７からなる金属層の材料は、好
ましくはアルミニウム、アルミニウム合金、チタン、窒
化チタンを含むチタン化合物、チタン合金、タンタル、
窒化タンタルを含むタンタル化合物、タンタル合金、ク
ロム、およびこれらの混合物からなる群から選択される
金属材料である。本実施の形態ではチタンからなるベー
ス層６について記載する。本実施の形態においては、２
層からなる金属層について記載するが、本明細書発明は
これに限定されず、金属層が単層であっても、または３
層以上からなっても良い。
ース配線材料のベース層６の材料はＩＴＯではない。ベ
ース層６およびトップ層７からなる金属層の材料は、好
ましくはアルミニウム、アルミニウム合金、チタン、窒
化チタンを含むチタン化合物、チタン合金、タンタル、
窒化タンタルを含むタンタル化合物、タンタル合金、ク
ロム、およびこれらの混合物からなる群から選択される
金属材料である。本実施の形態ではチタンからなるベー
ス層６について記載する。本実施の形態においては、２
層からなる金属層について記載するが、本明細書発明は
これに限定されず、金属層が単層であっても、または３
層以上からなっても良い。
【００４１】好ましい真性半導体層４およびｎ型半導体
層５の半導体材料は、アモルファスシリコン、マイクロ
クリスタルシリコンなどが挙げられる。好ましいゲート
配線材料は、アルミニウム、アルミニウム合金、チタ
ン、窒化チタンを含むチタン化合物、チタン合金、タン
タル、窒化タンタルを含むタンタル化合物、タンタル合
金、クロム、およびこれらの混合物などの金属材料が挙
げられる。好ましいゲート絶縁膜材料は、窒化シリコ
ン、上記のゲート配線材料の陽極酸化膜などが挙げられ
る。本実施形態においては、真性半導体層４の半導体材
料としては、アモルファスシリコンを、ｎ型半導体層５
の半導体材料としては、リンをドープしたマイクロクリ
スタルシリコンを用いている。さらに、ゲート絶縁膜材
料としては、窒化シリコンを、ゲート配線材料として
は、窒化タンタルとタンタルの積層膜(ＴａＮ／Ｔａ／
ＴａＮ)を用いている。
層５の半導体材料は、アモルファスシリコン、マイクロ
クリスタルシリコンなどが挙げられる。好ましいゲート
配線材料は、アルミニウム、アルミニウム合金、チタ
ン、窒化チタンを含むチタン化合物、チタン合金、タン
タル、窒化タンタルを含むタンタル化合物、タンタル合
金、クロム、およびこれらの混合物などの金属材料が挙
げられる。好ましいゲート絶縁膜材料は、窒化シリコ
ン、上記のゲート配線材料の陽極酸化膜などが挙げられ
る。本実施形態においては、真性半導体層４の半導体材
料としては、アモルファスシリコンを、ｎ型半導体層５
の半導体材料としては、リンをドープしたマイクロクリ
スタルシリコンを用いている。さらに、ゲート絶縁膜材
料としては、窒化シリコンを、ゲート配線材料として
は、窒化タンタルとタンタルの積層膜(ＴａＮ／Ｔａ／
ＴａＮ)を用いている。
【００４２】以下に、本発明によるＴＦＴ基板の製造方
法として、ソース電極、ドレイン電極、ソース配線(以
下、これらを単に「ソース配線など」とする)とトランジ
スタギャップ部との形成方法について図２を参照して説
明する。
法として、ソース電極、ドレイン電極、ソース配線(以
下、これらを単に「ソース配線など」とする)とトランジ
スタギャップ部との形成方法について図２を参照して説
明する。
【００４３】まず、基板１上にゲート配線３をパターニ
ングした後、ゲート絶縁膜２を形成し、その上にアモル
ファスシリコンからなる真性半導体層４とリンドープの
マイクロクリスタルシリコンからなるｎ型半導体層５が
島状に形成された基板を図２(ａ)に示す。
ングした後、ゲート絶縁膜２を形成し、その上にアモル
ファスシリコンからなる真性半導体層４とリンドープの
マイクロクリスタルシリコンからなるｎ型半導体層５が
島状に形成された基板を図２(ａ)に示す。
【００４４】次に、図２(ｂ)に示すように、図２(ａ)で
示した基板上に、スパッタリング法等により、ソース配
線材料のベース層６およびトップ層７を成膜した。
示した基板上に、スパッタリング法等により、ソース配
線材料のベース層６およびトップ層７を成膜した。
【００４５】次に、図２(ｃ)に示すように、このトップ
層７の上に、例えば、樹脂などの材料からなるレジスト
層をスピンコート法等によって塗布し、フォトリソグラ
フィ法によってレジスト層をパターニングしてフォトレ
ジストパターン８を形成した。
層７の上に、例えば、樹脂などの材料からなるレジスト
層をスピンコート法等によって塗布し、フォトリソグラ
フィ法によってレジスト層をパターニングしてフォトレ
ジストパターン８を形成した。
【００４６】次に、図２(ｄ)〜(ｇ)に示すように、金属
層(トップ層７およびベース層６)ならびにリンドープの
マイクロクリスタルシリコン層５を貫通し、さらにアモ
ルファスシリコン層４の途中まで、リアクティブイオン
エッチング(ＲＩＥ)方式のプラズマドライエッチング装
置内で連続的にエッチングした。ＲＩＥ方式とは、高周
波(ＲＦ)プラズマ中のイオンシース領域を利用するリア
クティブイオンエッチングのことである。この方式は、
イオンの衝突を利用するため、一般的にエッチングレー
トが速くメタルのエッチングに適しているが、デバイス
にダメージを与えやすい。
層(トップ層７およびベース層６)ならびにリンドープの
マイクロクリスタルシリコン層５を貫通し、さらにアモ
ルファスシリコン層４の途中まで、リアクティブイオン
エッチング(ＲＩＥ)方式のプラズマドライエッチング装
置内で連続的にエッチングした。ＲＩＥ方式とは、高周
波(ＲＦ)プラズマ中のイオンシース領域を利用するリア
クティブイオンエッチングのことである。この方式は、
イオンの衝突を利用するため、一般的にエッチングレー
トが速くメタルのエッチングに適しているが、デバイス
にダメージを与えやすい。
【００４７】このトップ層７、ベース層６、リンドープ
のマイクロクリスタルシリコン層５、およびアモルファ
スシリコン層４の連続エッチング工程を以下により詳細
に説明する。
のマイクロクリスタルシリコン層５、およびアモルファ
スシリコン層４の連続エッチング工程を以下により詳細
に説明する。
【００４８】本実施の形態においては、１段階目のドラ
イエッチング条件として、ガス圧カを９ｍＴｏｒｒ、Ｃ
ｌ2ガスを３０ｓｃｃｍ、ＢＣｌ3ガスを１７０ｓｃｃ
ｍ、ＲＦ周波数を１３．５６ＭＨｚ、ＲＦパワーを２０
００Ｗ、電極温度を６０℃、放電時間をＥＰＤ(エンド
ポイントディテクター)を用いてベース層(Ｔｉ層)６の
終点に達する時間に設定して、図２(ｄ)に示すようにト
ップ層７からベース層６までをエッチングして、ソース
配線を形成した。ここで、ベース層６のエッチング残渣
１０がリンドープのマイクロクリスタルシリコン層５の
上に残留した。
イエッチング条件として、ガス圧カを９ｍＴｏｒｒ、Ｃ
ｌ2ガスを３０ｓｃｃｍ、ＢＣｌ3ガスを１７０ｓｃｃ
ｍ、ＲＦ周波数を１３．５６ＭＨｚ、ＲＦパワーを２０
００Ｗ、電極温度を６０℃、放電時間をＥＰＤ(エンド
ポイントディテクター)を用いてベース層(Ｔｉ層)６の
終点に達する時間に設定して、図２(ｄ)に示すようにト
ップ層７からベース層６までをエッチングして、ソース
配線を形成した。ここで、ベース層６のエッチング残渣
１０がリンドープのマイクロクリスタルシリコン層５の
上に残留した。
【００４９】２段階目のドライエッチング条件として、
ガス圧カを２５ｍｍ、ＣＦ4ガスを５０ｓｃｃｍ、Ｏ2ガ
スを１６０ｓｃｃｍ、ＲＦパワーを２５００Ｗ、電極温
度を６０℃、放電時間を１８０秒に設定して、リアクテ
ィブイオンエッチングにより、ミドルトリートメントを
行った。この２段階目のエッチングにより、図２(ｅ)に
示すように、Ｔｉ層６のドライエッチング時に生じたエ
ッチング残渣１０が除去された。これにより、後のエッ
チングにおいてもリンドープのマイクロクリスタルシリ
コン層５およびアモルファスシリコン層４のトランジス
タギャップ部１１に柱状にエッチング残りすることが防
止できる。これにより、表面リーク成分が除去でき、Ｔ
ＦＴ特性におけるｏｆｆ電流を低減することができる。
このエッチング残渣を除去する工程において使用される
ガスは、好ましくは酸素ガス、フッ素系ガス、およびこ
れらの混合物からなる群から選択されるガスである。フ
ッ素系ガスは、例えば、ＣＦ4、ＳＦ6、およびＣＨＦ3
などである。また、フッ素系ガスの、フッ素系ガスと酸
素ガスとの和に対する混合比は、約２０％〜約２５％が
好ましい。
ガス圧カを２５ｍｍ、ＣＦ4ガスを５０ｓｃｃｍ、Ｏ2ガ
スを１６０ｓｃｃｍ、ＲＦパワーを２５００Ｗ、電極温
度を６０℃、放電時間を１８０秒に設定して、リアクテ
ィブイオンエッチングにより、ミドルトリートメントを
行った。この２段階目のエッチングにより、図２(ｅ)に
示すように、Ｔｉ層６のドライエッチング時に生じたエ
ッチング残渣１０が除去された。これにより、後のエッ
チングにおいてもリンドープのマイクロクリスタルシリ
コン層５およびアモルファスシリコン層４のトランジス
タギャップ部１１に柱状にエッチング残りすることが防
止できる。これにより、表面リーク成分が除去でき、Ｔ
ＦＴ特性におけるｏｆｆ電流を低減することができる。
このエッチング残渣を除去する工程において使用される
ガスは、好ましくは酸素ガス、フッ素系ガス、およびこ
れらの混合物からなる群から選択されるガスである。フ
ッ素系ガスは、例えば、ＣＦ4、ＳＦ6、およびＣＨＦ3
などである。また、フッ素系ガスの、フッ素系ガスと酸
素ガスとの和に対する混合比は、約２０％〜約２５％が
好ましい。
【００５０】３段階目のドライエッチング条件として、
ガス圧カを２５ｍＴｏｒｒ、Ｃｌ2ガスを２５０ｓｃｃ
ｍ、ＲＦパワーを２５００Ｗ、電極温度を６０℃、放電
時間を３５秒と設定した。この３段階目のエッチングに
より、図２(ｆ)に示すように、リンドープのマイクロク
リスタルシリコン層５およびアモルファスシリコン層４
がエッチングされて、トランジスタギャップ部１１が形
成された。このトランジスタギャップ部１１を形成する
工程において使用されるガスは、好ましくはＣｌ2ガ
ス、ＢＣｌ3ガス、ＨＣｌガス、およびこれらの混合物
からなる群から選択されるガスである。トランジスタギ
ャップ部１１の形成工程において、周辺の露出した窒化
シリコン(ＳｉＮx)からなるゲート絶縁膜２がエッチン
グされるのを最小限に抑えるために、塩素系ガスを用い
たリアクティブイオンドライエッチング法が好ましい。
ガス圧カを２５ｍＴｏｒｒ、Ｃｌ2ガスを２５０ｓｃｃ
ｍ、ＲＦパワーを２５００Ｗ、電極温度を６０℃、放電
時間を３５秒と設定した。この３段階目のエッチングに
より、図２(ｆ)に示すように、リンドープのマイクロク
リスタルシリコン層５およびアモルファスシリコン層４
がエッチングされて、トランジスタギャップ部１１が形
成された。このトランジスタギャップ部１１を形成する
工程において使用されるガスは、好ましくはＣｌ2ガ
ス、ＢＣｌ3ガス、ＨＣｌガス、およびこれらの混合物
からなる群から選択されるガスである。トランジスタギ
ャップ部１１の形成工程において、周辺の露出した窒化
シリコン(ＳｉＮx)からなるゲート絶縁膜２がエッチン
グされるのを最小限に抑えるために、塩素系ガスを用い
たリアクティブイオンドライエッチング法が好ましい。
【００５１】４段階目のドライエッチング条件として、
ガス圧カを２５ｍＴｏｒｒ、ＣＦ4ガスを１０ｓｃｃ
ｍ、Ｏ2ガスを２００ｓｃｃｍ、ＲＦパワーを２５００
Ｗ、電極温度を６０℃、放電時間を６０秒と設定して、
リアクティブイオンドライエッチングによりアフタート
リートメントを行った。この４段階目のエッチングによ
り、基板上の残留塩素が除去され、フォトレジストパタ
ーン８の表面が酸素アッシングされた。上記のような塩
素系ガスのドライエッチング後、基板上の残留塩素を取
り除く目的とＯ2プラズマによるレジスト表面の酸素ア
ッシングの目的を兼ねて、(ＣＦ4＋Ｏ2)プラズマにさら
すことが好ましい。
ガス圧カを２５ｍＴｏｒｒ、ＣＦ4ガスを１０ｓｃｃ
ｍ、Ｏ2ガスを２００ｓｃｃｍ、ＲＦパワーを２５００
Ｗ、電極温度を６０℃、放電時間を６０秒と設定して、
リアクティブイオンドライエッチングによりアフタート
リートメントを行った。この４段階目のエッチングによ
り、基板上の残留塩素が除去され、フォトレジストパタ
ーン８の表面が酸素アッシングされた。上記のような塩
素系ガスのドライエッチング後、基板上の残留塩素を取
り除く目的とＯ2プラズマによるレジスト表面の酸素ア
ッシングの目的を兼ねて、(ＣＦ4＋Ｏ2)プラズマにさら
すことが好ましい。
【００５２】以上の１〜４段階をドライエッチング装置
の同一チャンバー内で、同一のフォトレジストパターン
８を用いて連続的に処理を行った。上記のようにしてベ
ース層６、リンドープのマイクロクリスタルシリコン層
５、およびアモルファスシリコン層４のエッチングを同
一チャンバ内で連続的にドライエッチングすることがで
きるので、省スペース化および製造工程数の削減を実現
できる。
の同一チャンバー内で、同一のフォトレジストパターン
８を用いて連続的に処理を行った。上記のようにしてベ
ース層６、リンドープのマイクロクリスタルシリコン層
５、およびアモルファスシリコン層４のエッチングを同
一チャンバ内で連続的にドライエッチングすることがで
きるので、省スペース化および製造工程数の削減を実現
できる。
【００５３】本実施の形態では、トップ層７とベース層
６とを同時にドライエッチングしたが、トップ層７のエ
ッチング工程は、薬液処理により行っても良い。この場
合、トップ層７をエッチングするエッチャント(薬液)と
しては、例えば、リン酸、酢酸、および硝酸の混合液な
どが挙げられる。
６とを同時にドライエッチングしたが、トップ層７のエ
ッチング工程は、薬液処理により行っても良い。この場
合、トップ層７をエッチングするエッチャント(薬液)と
しては、例えば、リン酸、酢酸、および硝酸の混合液な
どが挙げられる。
【００５４】次に、この基板をプラズマエッチング(Ｐ
Ｅ)方式のプラズマドライエッチング装置を用いてプラ
ズマエッチングして、ダメージトリートメントを行っ
た。ＰＥ方式とは、ＲＦプラズマ中のイオンシース領域
を利用せず、実質的に化学反応のみによるプラズマエッ
チングのことである。この方式は、イオンの衝突を利用
しないため、一般的にエッチングレートが遅いが、デバ
イスヘ与えるダメージが小さい。低ダメージのＰＥ方式
のプラズマエッチにより、上記のＲＩＥ方式によって連
続エッチングされた時に生じたトランジスタギャップ部
のダメージ層を取り除いて、トランジスタギャップ部の
ダメージを低減した。これにより、ＴＦＴ特性を向上さ
せることができる。
Ｅ)方式のプラズマドライエッチング装置を用いてプラ
ズマエッチングして、ダメージトリートメントを行っ
た。ＰＥ方式とは、ＲＦプラズマ中のイオンシース領域
を利用せず、実質的に化学反応のみによるプラズマエッ
チングのことである。この方式は、イオンの衝突を利用
しないため、一般的にエッチングレートが遅いが、デバ
イスヘ与えるダメージが小さい。低ダメージのＰＥ方式
のプラズマエッチにより、上記のＲＩＥ方式によって連
続エッチングされた時に生じたトランジスタギャップ部
のダメージ層を取り除いて、トランジスタギャップ部の
ダメージを低減した。これにより、ＴＦＴ特性を向上さ
せることができる。
【００５５】本実施の形態においては、上記プラズマエ
ッチングのドライエッチング条件として、ガス圧力を１
００ｍＴｏｒｒ、ＨＣｌガスを３００ｓｃｃｍ、ＳＦ6
ガスを３００ｓｃｃｍ、ＲＦ周波数を１３．５６ＭＨ
ｚ、ＲＦパワーを３００Ｗ、電極温度を６０℃、放電時
間を３０秒と設定した。
ッチングのドライエッチング条件として、ガス圧力を１
００ｍＴｏｒｒ、ＨＣｌガスを３００ｓｃｃｍ、ＳＦ6
ガスを３００ｓｃｃｍ、ＲＦ周波数を１３．５６ＭＨ
ｚ、ＲＦパワーを３００Ｗ、電極温度を６０℃、放電時
間を３０秒と設定した。
【００５６】本実施の形態では、上記ダメージトリート
メントのためのプラズマエッチングを、上記の連続エッ
チング工程を行う装置と別の装置内で行ったが、上記目
的が達成されるならば、これに限定されない。
メントのためのプラズマエッチングを、上記の連続エッ
チング工程を行う装置と別の装置内で行ったが、上記目
的が達成されるならば、これに限定されない。
【００５７】最後に、図２(ｇ)に示すように、アミン系
溶剤の混合液などのエッチャントを用いて薬液処理によ
ってフォトレジストパターン８を除去した。本発明の製
造方法によれば、１枚のみのエッチングパターンのマス
ク数でＴＦＴ基板を作製することができるので、製造工
程数を減少させることができる。
溶剤の混合液などのエッチャントを用いて薬液処理によ
ってフォトレジストパターン８を除去した。本発明の製
造方法によれば、１枚のみのエッチングパターンのマス
ク数でＴＦＴ基板を作製することができるので、製造工
程数を減少させることができる。
【００５８】以上のように本発明に従って作製したＴＦ
Ｔ基板のＴＦＴ特性を図３に示す。このＴＦＴ基板を用
いた液晶パネルでは、ゲートｏｆｆ時(ゲート電圧が−
１０Ｖ)のソース電流が０．１ｐＡ以下であった。
Ｔ基板のＴＦＴ特性を図３に示す。このＴＦＴ基板を用
いた液晶パネルでは、ゲートｏｆｆ時(ゲート電圧が−
１０Ｖ)のソース電流が０．１ｐＡ以下であった。
【００５９】(比較例)上記の本発明の実施形態の、ベー
ス層６、ｎ+半導体層５、および半導体層４のエッチン
グ工程における２段階目のドライエッチング工程を省略
したこと以外は、本発明の実施形態と同様にしてＴＦＴ
基板を作製した。このようにして作製したＴＦＴ基板の
ＴＦＴ特性を図７に示す。このＴＦＴ基板を用いた液晶
パネルでは、ゲートｏｆｆ時(ゲート電圧が−１０Ｖ)の
ソース電流が１ｐＡ以上であった。
ス層６、ｎ+半導体層５、および半導体層４のエッチン
グ工程における２段階目のドライエッチング工程を省略
したこと以外は、本発明の実施形態と同様にしてＴＦＴ
基板を作製した。このようにして作製したＴＦＴ基板の
ＴＦＴ特性を図７に示す。このＴＦＴ基板を用いた液晶
パネルでは、ゲートｏｆｆ時(ゲート電圧が−１０Ｖ)の
ソース電流が１ｐＡ以上であった。
【００６０】図３に示したように、本発明に従って製造
されたＴＦＴ基板と比較して、表面リーク電流が非常に
大きく、ＴＦＴ特性が低下していた。よって本発明の製
造方法によれば、表面リーク電流が非常に小さく、良好
なＴＦＴ特性を有するＴＦＴ基板を作製することができ
る。
されたＴＦＴ基板と比較して、表面リーク電流が非常に
大きく、ＴＦＴ特性が低下していた。よって本発明の製
造方法によれば、表面リーク電流が非常に小さく、良好
なＴＦＴ特性を有するＴＦＴ基板を作製することができ
る。
【００６１】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、１枚のみのエッチングパターンのマスク数で、ソー
ス電極、ドレイン電極、ソース配線、およびトランジス
タギャップ部を形成することが可能となり、工程の大幅
な簡略化がはかられる。さらに本発明によれば、ベース
層とトランジスタギャップ部の半導体層を同一チャンバ
内で連続的にエッチングすることができる。本発明の半
導体装置の製造方法によれば、レジスト塗布工程からエ
ッチングエ程までのＴＦＴ基板の製造工程において、従
来の方法と比較して工程数が３分の１に短縮されて、製
造のスループットを著しく向上させることができる。従
って本発明によれば、ＴＦＴ特性を低下させることな
く、省スペースで製造工程数の少ない半導体装置の製造
方法が提供される。
ば、１枚のみのエッチングパターンのマスク数で、ソー
ス電極、ドレイン電極、ソース配線、およびトランジス
タギャップ部を形成することが可能となり、工程の大幅
な簡略化がはかられる。さらに本発明によれば、ベース
層とトランジスタギャップ部の半導体層を同一チャンバ
内で連続的にエッチングすることができる。本発明の半
導体装置の製造方法によれば、レジスト塗布工程からエ
ッチングエ程までのＴＦＴ基板の製造工程において、従
来の方法と比較して工程数が３分の１に短縮されて、製
造のスループットを著しく向上させることができる。従
って本発明によれば、ＴＦＴ特性を低下させることな
く、省スペースで製造工程数の少ない半導体装置の製造
方法が提供される。
【図１】本発明の半導体製造方法により製造されたＴＦ
Ｔ基板の部分切り取り図である。
Ｔ基板の部分切り取り図である。
【図２】本発明の半導体製造方法の実施形態を説明する
製造プロセス図であり、図２(ｇ)は図１のＸ−Ｘ線によ
る断面図である。
製造プロセス図であり、図２(ｇ)は図１のＸ−Ｘ線によ
る断面図である。
【図３】本発明の半導体製造方法により製造されたＴＦ
Ｔ基板の静特性を示す図である。
Ｔ基板の静特性を示す図である。
【図４】従来の半導体製造方法により製造されたＴＦＴ
基板の部分切り取り図である。
基板の部分切り取り図である。
【図５】従来の半導体製造方法を説明する製造プロセス
図であり、図５(ｊ)は図４のＸ−Ｘ線による断面図であ
る。
図であり、図５(ｊ)は図４のＸ−Ｘ線による断面図であ
る。
【図６】従来の別の半導体製造方法を説明する製造プロ
セス図である。
セス図である。
【図７】比較例の半導体製造方法により製造されたＴＦ
Ｔ基板の静特性を示す図である。
Ｔ基板の静特性を示す図である。
１ 基板 ２ ゲート絶縁膜 ３ ゲート配線 ４ 真性半導体層 ５ ｎ型半導体層 ６ ベース層(金属層) ７ トップ層(金属層) ８ フォトレジストパターン(レジスト層) １０ エッチング残渣 １１ トランジスタギャップ部 １２ ソース電極 １３ ドレイン電極 １４ ソース配線
Claims (8)
- 【請求項１】 半導体層と、該半導体層上に形成された
ソース電極およびドレイン電極と、該ソース電極に接続
されたソース配線とを有する半導体装置を製造する方法
であって： (ａ)該半導体層を覆い、金属層を形成する工程と； (ｂ)該金属層上に所望のパターンを有するレジスト層を
形成する工程と； (ｃ)該レジスト層をマスクとして該金属層をエッチング
して、該ソース電極、該ドレイン電極、該ソース配線を
形成する工程と； (ｄ)該レジスト層をマスクとして該半導体層をエッチン
グして該ソース電極と該ドレイン電極との間にトランジ
スタギャップ部を形成する工程と；を包含し、 該(ｃ)および(ｄ)の工程における各エッチング工程が、
同一のチャンバ内で、同一の該レジスト層をマスクとし
て行われる、半導体装置の製造方法。 - 【請求項２】 前記レジスト層がフォトレジスト層であ
り、前記(ｃ)工程における前記金属層をエッチングする
工程と、前記(ｄ)工程における前記半導体層をエッチン
グする工程とが、リアクティブイオンエッチングによ
り、同一のチャンバ内で、同一の前記レジスト層をマス
クとして順次行われる、請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記(ｃ)工程における前記金属層をエッ
チングする工程が、１０ｍＴｏｒｒ以下の圧力下で行わ
れる、請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記(ｃ)工程と前記(ｄ)工程との間に、 (ｅ)ＣＦ4とＯ2との混合ガスを用いて前記基板を、前記
チャンバ内で、前記レジスト層をマスクとして、リアク
ティブイオンエッチングによりエッチングして、ミドル
トリートメントする工程をさらに包含する、請求項２ま
たは３に記載の半導体装置の製造方法。 - 【請求項５】 前記(ｄ)工程の後に、 (ｆ)前記基板を、前記レジスト層をマスクとして、プラ
ズマエッチングによりエッチングして、ダメージトリー
トメントする工程をさらに包含する、請求項２から４の
いずれかに記載の半導体装置の製造方法。 - 【請求項６】 前記金属層がＴｉを含有し、前記(ｃ)工
程における該金属層をエッチングする工程がＣｌ2とＢ
Ｃｌ3との混合ガスを用いて行われる、請求項２から５
のいずれかに記載の半導体装置の製造方法。 - 【請求項７】 前記(ｄ)工程における前記半導体層をエ
ッチングする工程がＣｌ2ガスを用いて行われる、請求
項２から６のいずれかに記載の半導体装置の製造方法。 - 【請求項８】 前記(ｄ)工程と前記(ｆ)工程との間に、 (ｇ)ＣＦ4とＯ2との混合ガスを用いて前記基板を前記チ
ャンバ内で、前記レジスト層をマスクとして、リアクテ
ィブイオンエッチングによりエッチングして、アフター
トリートメントする工程をさらに包含する、請求項２か
ら７のいずれかに記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22214498A JP3431128B2 (ja) | 1998-08-05 | 1998-08-05 | 半導体装置の製造方法 |
| US09/362,994 US6461968B1 (en) | 1998-08-05 | 1999-07-30 | Method for fabricating a semiconductor device |
| KR1019990031971A KR100300165B1 (ko) | 1998-08-05 | 1999-08-04 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22214498A JP3431128B2 (ja) | 1998-08-05 | 1998-08-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058840A true JP2000058840A (ja) | 2000-02-25 |
| JP3431128B2 JP3431128B2 (ja) | 2003-07-28 |
Family
ID=16777877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22214498A Expired - Fee Related JP3431128B2 (ja) | 1998-08-05 | 1998-08-05 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6461968B1 (ja) |
| JP (1) | JP3431128B2 (ja) |
| KR (1) | KR100300165B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012169601A (ja) * | 2011-01-26 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2014103417A (ja) * | 2007-09-03 | 2014-06-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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| JP2017022239A (ja) * | 2015-07-09 | 2017-01-26 | 株式会社ジャパンディスプレイ | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101007686B1 (ko) * | 2003-12-11 | 2011-01-13 | 엘지디스플레이 주식회사 | 액정표시패널의 제조방법 |
| KR102553881B1 (ko) * | 2018-06-01 | 2023-07-07 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 이를 포함하는 박막 트랜지스터 표시판 및 전자 장치 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042868A (ja) * | 1983-08-18 | 1985-03-07 | Matsushita Electronics Corp | 非晶質シリコン薄膜電界効果トランジスタの製造方法 |
| JPS61161764A (ja) * | 1985-01-11 | 1986-07-22 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPS61239670A (ja) * | 1985-04-16 | 1986-10-24 | Nec Corp | 薄膜トランジスタ及びその製造方法 |
| JPH0719890B2 (ja) * | 1985-04-26 | 1995-03-06 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JP3469251B2 (ja) * | 1990-02-14 | 2003-11-25 | 株式会社東芝 | 半導体装置の製造方法 |
| EP0469214A1 (en) * | 1990-07-31 | 1992-02-05 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
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-
1998
- 1998-08-05 JP JP22214498A patent/JP3431128B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-30 US US09/362,994 patent/US6461968B1/en not_active Expired - Fee Related
- 1999-08-04 KR KR1019990031971A patent/KR100300165B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100300165B1 (ko) | 2001-09-29 |
| US6461968B1 (en) | 2002-10-08 |
| JP3431128B2 (ja) | 2003-07-28 |
| KR20000017076A (ko) | 2000-03-25 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: PAYMENT UNTIL: 20090523 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100523 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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