WO2009093410A1 - 半導体素子およびその製造方法 - Google Patents

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WO2009093410A1
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oxygen
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Yuichi Saito
Masao Moriguchi
Akihiko Kohno
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Sharp Kabushiki Kaisha
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    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate

Definitions

  • the present invention relates to a semiconductor element and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • the polycrystalline silicon TFT Since the mobility of electrons and holes in the polycrystalline silicon film is higher than that of the amorphous silicon film, the polycrystalline silicon TFT has a higher on-current than the amorphous silicon TFT and can operate at high speed. Therefore, when an active matrix substrate is formed using a polycrystalline silicon TFT, the polycrystalline silicon TFT can be used not only as a switching element but also in a peripheral circuit such as a driver. Accordingly, there is an advantage that a part or the whole of a peripheral circuit such as a driver and the display unit can be integrally formed on the same substrate. Furthermore, there is an advantage that the pixel capacity of a liquid crystal display device or the like can be charged in a shorter switching time.
  • the polycrystalline silicon TFT is mainly used for medium-sized and small-sized liquid crystal display devices.
  • the amorphous silicon TFT is preferably used for an active matrix substrate of a device that requires a large area. Despite having a lower on-current than polycrystalline silicon TFTs, amorphous silicon TFTs are used in many active matrix substrates of liquid crystal televisions.
  • Patent Document 1 proposes forming an active layer of a TFT using a microcrystalline silicon ( ⁇ c-Si) film. Such a TFT is referred to as a “microcrystalline silicon TFT”.
  • the microcrystalline silicon film is a silicon film having microcrystalline grains therein, and the grain boundaries of the microcrystalline grains are mainly in an amorphous phase. That is, it has a mixed state of fine crystal grains and an amorphous phase.
  • the size of each microcrystal grain is smaller than the size of the crystal grain contained in the polycrystalline silicon film.
  • each microcrystalline grain has a columnar shape that grows in a columnar shape from the substrate surface, for example.
  • the microcrystalline silicon film can be formed only by a film forming process using a plasma CVD method or the like.
  • the source gas silane gas diluted with hydrogen gas can be used.
  • a process (annealing process) of crystallizing the amorphous silicon film with a laser or heat after forming the amorphous silicon film using a CVD apparatus or the like is necessary.
  • a microcrystalline silicon film including a basic crystal phase can be formed by a CVD apparatus or the like, so that an annealing process using a laser or heat can be omitted.
  • the microcrystalline silicon TFT since the microcrystalline silicon film is formed with a smaller number of processes than the number of processes necessary for forming the polycrystalline silicon film, the microcrystalline silicon TFT has the same productivity as the amorphous silicon TFT, that is, the same. It can be manufactured with a moderate number of steps and cost. In addition, a microcrystalline silicon TFT can be manufactured using an apparatus for manufacturing an amorphous silicon TFT.
  • the microcrystalline silicon film has higher mobility than the amorphous silicon film, by using the microcrystalline silicon film, a higher on-current than the amorphous silicon TFT can be obtained.
  • the microcrystalline silicon film can be formed without performing a complicated process like the polycrystalline silicon film, the area can be easily increased.
  • Patent Document 1 describes that by using a microcrystalline silicon film as an active layer of a TFT, an ON current 1.5 times that of an amorphous silicon TFT can be obtained.
  • Non-Patent Document 1 provides a TFT having an ON / OFF current ratio of 10 6 , a mobility of about 1 cm 2 / Vs, and a threshold of about 5 V by using a semiconductor film made of microcrystalline silicon and amorphous silicon. It is described that This mobility is equal to or higher than the mobility of the amorphous silicon TFT. Note that in the TFT described in Non-Patent Document 1, an amorphous silicon layer is formed over the microcrystalline silicon layer in order to reduce off-state current.
  • Patent Document 2 discloses an inverted stagger type TFT using microcrystalline silicon. JP-A-6-196701 JP-A-5-304171 Zhongang Xu et al. “A Novel Thin-film Transistors With ⁇ c-Si / a-Si Dual Active Layer 1 Structure For AM-LCD” IDW'96 Proceedings of ThrT. 117-120
  • the conventional microcrystalline silicon TFT described in Patent Document 1 and Patent Document 2 can provide higher mobility and on-current than amorphous silicon TFT, but the off-current is amorphous. There is a problem that it is much larger than a silicon TFT. For this reason, when the microcrystalline silicon TFT is used as a switching element of a liquid crystal display device, the pixel potential may not be sufficiently maintained. In addition, when used in a peripheral circuit such as a driver of a liquid crystal display device, it may be difficult to keep power consumption low.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor element with reduced off-current while ensuring mobility and on-current.
  • the semiconductor device of the present invention includes a substrate, an active layer formed on the substrate, having a channel region, a first region and a second region located on both sides of the channel region, and a first region of the active layer. And a first contact layer and a second contact layer in contact with the second region, a first electrode electrically connected to the first region via the first contact layer, and a second contact layer, respectively.
  • the active layer includes silicon, and further includes an oxygen-containing silicon layer between the active layer and the first and second contact layers, and the oxygen-containing silicon Includes oxygen at higher concentration than the active layer and the first and second contact layers.
  • the active layer is formed of a microcrystalline silicon film having crystal grains and an amorphous phase.
  • the volume fraction of the amorphous phase in the microcrystalline silicon film is preferably 5% or more and 95% or less.
  • the oxygen-containing silicon layer preferably contains oxygen at a concentration higher than 1 ⁇ 10 20 atoms / cm 3 .
  • the oxygen-containing silicon layer may be a surface oxide film of the active layer.
  • the gate electrode may be provided between the active layer and the substrate.
  • the semiconductor element may have a channel protection type structure.
  • the active matrix substrate of the present invention includes the above semiconductor element.
  • the display device of the present invention includes the semiconductor element.
  • the method for manufacturing a semiconductor device of the present invention includes (A) a step of forming a gate electrode on a substrate, (B) a step of forming a gate insulating layer so as to cover the gate electrode, and (C) the gate insulating layer. Forming an active layer containing silicon thereon; and (D) forming an oxygen-containing silicon layer on at least first and second regions located at both ends of a portion to be a channel region of the active layer. And (E) a first contact layer electrically connected to the first region via the oxygen-containing silicon layer, and a second contact region electrically connected to the second region via the oxygen-containing silicon layer. Forming a second contact layer; (F) forming a source electrode electrically connected to the first contact layer; and a drain electrode electrically connected to the second contact layer; Include That.
  • the step (C) includes a step (C1) of forming a microcrystalline silicon film and a step (C2) of forming the active layer by patterning the microcrystalline silicon film. Including.
  • the step (D) includes a step of forming an oxygen-containing silicon layer on the microcrystalline silicon film or the active layer by oxidizing the surface of the microcrystalline silicon film or the active layer. Including.
  • the step (D) includes the step (D1) of forming an oxygen-containing silicon film on the microcrystalline silicon film, and the oxygen-containing silicon layer by patterning the oxygen-containing silicon film.
  • the step (C1) and the step (D1) are continuously performed in the same chamber.
  • the step (D) includes the step (D1) of forming an oxygen-containing silicon film on the microcrystalline silicon film, and the oxygen-containing silicon layer by patterning the oxygen-containing silicon film.
  • the step (E) includes a step (E1) of forming a semiconductor film for forming a contact layer on the oxygen-containing silicon film or the oxygen-containing silicon layer, and the step (E2).
  • the step (E2) of forming the first and second contact layers by patterning is performed, and the step (E2) includes the oxygen-containing silicon film or the oxygen-containing silicon layer as an etch stop layer.
  • a step of etching the semiconductor film is performed.
  • the method further includes a step of forming an etch stop layer that covers at least a portion to be a channel region of the active layer between the step (C) and the step (E). ) Is a step of forming an oxygen-containing silicon layer on a portion of the active layer that is not covered with the etch stop layer.
  • the off-current can be reduced without reducing the mobility and the on-current. Therefore, a thin film transistor having a higher on / off current ratio than the conventional one can be obtained.
  • a thin film transistor having a high on / off current ratio can be manufactured without increasing the number of manufacturing steps and the manufacturing cost.
  • productivity and TFT characteristics can be more effectively improved.
  • the present invention when the present invention is applied to a channel etching type thin film transistor, damage to the active layer due to channel etching can be reduced by performing channel etching using an oxygen-containing silicon layer as an etch stop layer. Accordingly, it is possible to improve the performance and reliability of the thin film transistor while suppressing variation in characteristics of the active layer in the substrate surface.
  • FIG. 6 is a cross-sectional view taken along line AA ′ and line BB ′. It is a figure which shows an example of the manufacturing method of the semiconductor element of Embodiment 1 by this invention.
  • (A)-(c) is a figure for demonstrating the manufacturing process of the semiconductor element of Embodiment 1 by this invention, (a) is a top view, (b) and (c) are respectively (a 2 is a cross-sectional view taken along line AA ′ and line BB ′ shown in FIG.
  • (A)-(c) is a figure for demonstrating the manufacturing process of the semiconductor element of Embodiment 1 by this invention
  • (a) is a top view
  • (b) and (c) are respectively
  • a 2 is a cross-sectional view taken along line AA ′ and line BB ′ shown in FIG.
  • (A)-(c) is a figure for demonstrating the manufacturing process of the semiconductor element of Embodiment 1 by this invention
  • (a) is a top view
  • (b) and (c) are respectively (a 2 is a cross-sectional view taken along line AA ′ and line BB ′ shown in FIG.
  • FIG. 6 is a cross-sectional view taken along the line “BB”. 6 is a graph showing current-voltage characteristics of semiconductor elements of Examples and Comparative Examples 1 and 2.
  • FIG. 6 is a cross-sectional view taken along line AA ′ and line BB ′.
  • FIG. 6 is a cross-sectional view taken along line AA ′ and line BB ′.
  • FIG. 6 is a cross-sectional view taken along line AA ′ and line BB ′. It is a figure which shows an example of the manufacturing method of the semiconductor element of Embodiment 4 by this invention.
  • (A)-(c) is a figure for demonstrating the manufacturing process of the semiconductor element of Embodiment 4 by this invention, (a) is a top view, (b) and (c) are respectively (a 2 is a cross-sectional view taken along line AA ′ and line BB ′ shown in FIG.
  • (A)-(c) is a figure for demonstrating the manufacturing process of the semiconductor element of Embodiment 4 by this invention
  • (a) is a top view
  • (b) and (c) are respectively
  • a 2 is a cross-sectional view taken along line AA ′ and line BB ′ shown in FIG.
  • (A)-(c) is a figure for demonstrating the manufacturing process of the semiconductor element of Embodiment 4 by this invention
  • (a) is a top view
  • (b) and (c) are respectively (a 2 is a cross-sectional view taken along line AA ′ and line BB ′ shown in FIG.
  • FIG. 6 is a cross-sectional view taken along line BB ′.
  • (A)-(c) is a figure which shows typically the semiconductor element of Embodiment 5 by this invention, (a) is a top view of a semiconductor element, (b) is the cross section along the AA 'line
  • FIG. 4C is a cross-sectional view taken along the line BB ′. It is sectional drawing which shows typically the semiconductor element of Embodiment 6 by this invention. It is sectional drawing which shows typically the semiconductor element of Embodiment 7 by this invention.
  • (A) is sectional drawing which shows typically the liquid crystal display device using the semiconductor element by this invention
  • (b) is a top view which shows typically the active matrix substrate of the liquid crystal display device of (a). is there.
  • (A) to (c) are schematic enlarged cross-sectional views illustrating an amorphous silicon film, a polycrystalline silicon film, and a microcrystalline silicon film, respectively.
  • (A)-(c) is a schematic diagram which illustrates the other structure of the semiconductor element of Embodiment 1 by this invention, (a) is a top view, (b) and (c) are respectively (a 2 is a cross-sectional view taken along line AA ′ and line BB ′ shown in FIG.
  • the present invention relates to a semiconductor device comprising an active layer containing silicon, a source and drain electrode, and first and second contact layers respectively disposed between the active layer and the source and drain electrode.
  • An oxygen-containing silicon layer is further provided between the first and second contact layers.
  • the “oxygen-containing silicon layer” refers to a layer made of a material containing silicon and containing oxygen at a higher concentration than the active layer and the first and second contact layers. Accordingly, other materials may be included in addition to silicon and oxygen.
  • the oxygen-containing silicon layer provided between the active layer and the first and second contact layers functions as a resistor, it is possible to reduce off-current.
  • the on-state current is hardly lowered by the oxygen-containing silicon layer.
  • the on / off current ratio of the semiconductor element ratio of on current to off current, hereinafter, also simply referred to as “on / off ratio” can be improved.
  • the oxygen concentration of the oxygen-containing silicon layer is preferably 1 ⁇ 10 20 atoms / cm 3 or more, whereby the off-state current of the semiconductor element can be more reliably reduced. More preferably, it is 1 ⁇ 10 21 atoms / cm 3 or more.
  • the oxygen concentration is 1 ⁇ 10 21 atoms / cm 3 or more, the electrical resistance of the oxygen-containing silicon layer increases rapidly, so that the off-current can be greatly reduced and the on / off ratio can be increased more effectively.
  • the oxygen concentration exceeds 1 ⁇ 10 23 atoms / cm 3 , the electric resistance of the oxygen-containing silicon layer becomes too high, which may hinder the operation of the semiconductor element. Therefore, the oxygen concentration is 1 ⁇ 10 23. Atoms / cm 3 or less is preferable.
  • the oxygen concentration of the oxygen-containing silicon layer can be measured by, for example, secondary ion mass spectrometry (SIMS).
  • the thickness of the oxygen-containing silicon layer depends on the oxygen concentration of the oxygen-containing silicon layer, but is preferably 1 nm or more and 30 nm or less, for example. If it is 1 nm or more, the off-current can be more reliably reduced. On the other hand, if it exceeds 30 nm, the electrical resistance of the oxygen-containing silicon layer becomes too large, and the on-current may decrease.
  • the oxygen-containing silicon layer may be a surface oxide film of an active layer. This eliminates the need for a film forming apparatus for forming the oxygen-containing silicon layer, thereby improving the productivity of the semiconductor element.
  • the oxygen-containing silicon layer may be a deposited film formed on the active layer by a CVD method or the like. In this case, it is advantageous to continuously form the active layer and the oxygen-containing silicon layer using, for example, a plasma CVD apparatus because the number of manufacturing steps can be reduced.
  • the active layer preferably includes a microcrystalline silicon film.
  • the on-current can be increased because the mobility of the active layer is high, but the off-current is also increased at the same time, and a good on / off ratio cannot be obtained. It was.
  • the present invention when the present invention is applied to the microcrystalline silicon TFT, the off-current can be reduced while securing the on-current, so that the on / off ratio can be particularly effectively improved.
  • microcrystalline silicon film will be described in detail.
  • the microcrystalline silicon film has a structure in which a crystalline silicon phase and an amorphous silicon phase are mixed.
  • the volume ratio of the amorphous phase in the microcrystalline silicon film can be controlled in the range of 5% to 95%, for example.
  • the volume ratio of the amorphous phase is preferably 5% or more and 40% or less, whereby the on / off ratio of the TFT can be more effectively improved.
  • the spectrum has the highest peak at a wavelength of 520 cm ⁇ 1 , which is the peak of crystalline silicon, and the peak of amorphous silicon. And has a broad peak at a wavelength of 480 cm ⁇ 1 .
  • 480cm peak height of the amorphous silicon around -1 becomes less crystalline 1 for example 1/30 or more peak height of silicon found in the vicinity of 520 cm -1.
  • an amorphous phase may remain locally depending on crystallization conditions. Even in such a case, the volume ratio of the amorphous phase in the polycrystalline silicon film is approximately It is less than 5%, and the peak height of amorphous silicon by Raman scattering spectrum analysis is approximately less than 1/30 of the peak height of polycrystalline silicon.
  • Such a microcrystalline silicon film can be formed by a high-density plasma CVD method such as a CCP (capacitive coupling plasma) method or an ICP (inductively coupled plasma) method. It is possible to adjust the above-described peak intensity ratio depending on the plasma CVD conditions.
  • a high-density plasma CVD method such as a CCP (capacitive coupling plasma) method or an ICP (inductively coupled plasma) method. It is possible to adjust the above-described peak intensity ratio depending on the plasma CVD conditions.
  • microcrystalline silicon film suitably used in the embodiment of the present invention will be described in comparison with the structures of the polycrystalline silicon film and the amorphous silicon film with reference to the drawings.
  • 21A to 21C are schematic enlarged cross-sectional views illustrating an amorphous silicon film, a polycrystalline silicon film, and a microcrystalline silicon film, respectively.
  • the amorphous silicon film is composed of an amorphous phase as shown in FIG.
  • Such an amorphous silicon film is usually formed on the substrate 91 by a plasma CVD method or the like.
  • the polycrystalline silicon film is composed of a plurality of crystal grains 93 defined by crystal grain boundaries 92 as shown in FIG. Further, the polycrystalline silicon film is substantially composed of crystalline silicon, and the volume ratio of the crystal grain boundary 92 in the polycrystalline silicon film is extremely small.
  • the polycrystalline silicon film can be obtained, for example, by performing a crystallization process by laser or heat on the amorphous silicon film formed on the substrate 91.
  • the microcrystalline silicon film includes microcrystalline grains 94 and crystal grain boundaries 95 made of an amorphous phase, as shown in FIG.
  • a thin amorphous layer (hereinafter referred to as “incubation layer”) 96 is formed on the substrate side of the microcrystalline silicon film.
  • the grain boundary 95 and the incubation layer 96 become the “amorphous phase” 97 of the microcrystalline silicon film, and the plurality of microcrystalline grains 94 become the “crystalline silicon phase”.
  • each microcrystalline grain 94 extends in a column shape from the incubation layer 96 to the upper surface of the microcrystalline silicon film along the thickness direction of the microcrystalline silicon film.
  • a microcrystalline silicon film can be formed using, for example, a plasma CVD method similar to the method for forming an amorphous silicon film, using a silane gas diluted with hydrogen gas as a source gas.
  • the fine crystal grains 94 are smaller than the crystal grains 93 of the polycrystalline silicon film (FIG. 21B).
  • the cross section of the microcrystalline silicon film is observed using a transmission electron microscope (TEM)
  • the average grain size of the microcrystalline grains 94 is 2 nm to 300 nm. Accordingly, since the crystal cross section of the microcrystalline grains 94 is sufficiently smaller than the size of the semiconductor element, the characteristics of the semiconductor element can be made uniform.
  • the incubation layer 96 is easy to grow in the initial stage of forming the microcrystalline silicon film.
  • the thickness of the incubation layer 96 is, for example, several nm although it depends on the film formation conditions of the microcrystalline silicon film. However, the incubation layer 96 may be hardly seen depending on the film forming conditions and the film forming method of the microcrystalline silicon film, particularly when using high density plasma CVD.
  • each microcrystalline grain 94 has a columnar shape extending in a substantially normal direction of the substrate 91, but the structure of the microcrystalline silicon film depends on the method and conditions for forming the microcrystalline silicon film. Depending on the structure, it is not limited to the structure shown. However, regardless of the structure of the microcrystalline silicon film, the volume fraction of the amorphous phase and the peak intensity ratio in the microcrystalline silicon film (ratio of the peak height of amorphous silicon to the peak height of crystalline silicon) are within the above-mentioned range. Thus, a TFT having high on-characteristics can be realized.
  • the present invention can be particularly preferably applied to a channel etching type microcrystalline silicon TFT.
  • a channel etching type TFT is formed using a microcrystalline silicon film
  • the microcrystalline silicon is easily damaged by the channel etching, and the mobility in the substrate surface is reduced due to variations in the etching rate in the substrate surface.
  • characteristic variations were likely to occur.
  • the oxygen-containing silicon layer as an etch stop layer
  • the first and second contact layers can be selectively etched. Can be suppressed. Therefore, the characteristics and reliability of the microcrystalline silicon TFT can be improved, and the productivity can be improved.
  • the semiconductor element of this embodiment is preferably a microcrystalline silicon TFT having a bottom gate structure. Since many of the conventional amorphous silicon TFTs have a bottom gate structure, the manufacturing equipment used for manufacturing the conventional amorphous silicon TFT can be used, and a process with high mass productivity can be realized.
  • the semiconductor element of the present invention is widely used in circuit substrates such as active matrix substrates, liquid crystal display devices including such circuit substrates, display devices such as organic electroluminescence display devices, and devices including TFTs such as imaging devices. Can be applied.
  • the semiconductor element of this embodiment is a microcrystalline silicon TFT having a microcrystalline silicon film as an active layer.
  • FIG. 1 is a diagram schematically showing the configuration of the semiconductor device according to the present embodiment.
  • FIG. 1 (a) is a plan view of the semiconductor device, and
  • FIG. 1 (b) is an AA ′ line in FIG. 1 (a).
  • FIG. 1C is a cross-sectional view taken along the line BB ′ of FIG. 1A.
  • the semiconductor element 101 is an inverted stagger channel etching type TFT having a bottom gate structure, and covers a substrate 1 such as a glass substrate, a gate electrode 2 formed on the substrate 1, and a gate electrode 2 on the substrate 1.
  • a substrate 1 such as a glass substrate
  • a gate electrode 2 formed on the substrate 1
  • a gate electrode 2 on the substrate 1.
  • the microcrystalline silicon layer 4 formed on the gate insulating layer 3, the oxygen-containing silicon layer 5, the contact layers 6a and 6b, and the contact layers 6a and 6b
  • the formed source electrode 7 and drain electrode 8 are provided.
  • the microcrystalline silicon layer 4 functions as an active layer, and includes a channel region 4c and first and second regions 4a and 4b located on both sides of the channel region 4c.
  • the first region 4a is electrically connected to the source electrode 7 through the contact layer 6a.
  • the second region 4b is electrically connected to the drain electrode 8 through the contact layer 6b.
  • the gate electrode 2 is arranged with respect to the microcrystalline silicon layer 4 via the gate insulating layer 3, and controls the conductivity of the channel region 4c.
  • the oxygen-containing silicon layer 5 is disposed between the microcrystalline silicon layer 4 and the contact layers 6a and 6b.
  • the oxygen-containing silicon layer 5, the contact layers 6a and 6b, the source electrode 7 and the drain electrode 8 are patterned so as not to be positioned on the channel region 4c.
  • a gap portion 9 is formed in the gap.
  • the microcrystalline silicon layer 4 has a plurality of columnar microcrystalline grains and a crystal grain boundary composed of an amorphous phase.
  • the volume ratio of the amorphous phase in the microcrystalline silicon layer 4 is, for example, 5% or more and 40% or less.
  • the peak height of the amorphous phase by Raman scattering spectrum analysis is 1/10 to 1/3 times the peak height of the microcrystalline portion. Note that an amorphous silicon layer or a polycrystalline silicon layer may be used as the active layer instead of the microcrystalline silicon layer 4.
  • the contact layers 6a and 6b are provided to improve electrical continuity between the microcrystalline silicon layer 4 and the source electrode 7 and the drain electrode 8, and are formed using, for example, n + type silicon. .
  • the contact layers 6a and 6b may be a single layer such as a polycrystalline silicon layer, a microcrystalline silicon layer, or an amorphous silicon layer, or have a laminated structure including at least one of these layers. It may be.
  • a current flows between the source electrode 7 and the drain electrode 8.
  • this current flows from the source electrode 7 through the contact layer 6 a and the oxygen-containing silicon layer 5 through the channel region 4 c of the microcrystalline silicon layer 4.
  • the drain electrode 8 is reached again via the oxygen-containing silicon layer 5 and the contact layer 6b.
  • the oxygen-containing silicon layer 5 having a higher resistance than the microcrystalline silicon layer 4 is provided on the path of the current flowing between the source electrode 7 and the drain electrode 8. Since the layer 5 becomes a resistance as it is, the off-current can be reduced.
  • the microcrystalline silicon layer 4 having a higher mobility than the amorphous silicon layer is used as the active layer, a larger on-current can be flowed than the conventional amorphous silicon TFT, which is excellent. ON characteristics can be obtained.
  • a passivation film may be provided on the source electrode 7 and the drain electrode 8 so as to cover the gap portion 9 and its periphery, as in the case of a general TFT.
  • This passivation film may be a film made of an inorganic material such as silicon nitride, an organic film such as an acrylic resin, or a laminate thereof.
  • a semiconductor element that does not have such a passivation film is used as an example, but a semiconductor element provided with a passivation film is also included in the semiconductor element of the present invention.
  • the oxygen-containing silicon layer 5 is in contact with the microcrystalline silicon layer 4 and the contact layers 6 a and 6 b, but the oxygen-containing silicon layer 5 is formed of the source electrode 7 and the drain electrode 8. As long as it is formed on the current path between them, it does not have to be in contact with the microcrystalline silicon layer 4 and the contact layers 6a and 6b.
  • an amorphous silicon layer may be provided between the oxygen-containing silicon layer 5 and the microcrystalline silicon layer 4.
  • an amorphous silicon layer may be provided between the oxygen-containing silicon layer 5 and the contact layers 6a and 6b.
  • the microcrystalline silicon layer 4 is a single layer, the microcrystalline silicon 4 may have a laminated structure.
  • the active layer of the semiconductor element 101 does not need to be composed of only the microcrystalline silicon layer 4 and may have a laminated structure of, for example, a microcrystalline silicon layer and an amorphous silicon layer.
  • the gate electrode 2, the source electrode 7, and the drain electrode 8 need not be composed of a conductive layer such as a single metal layer, and may have a laminated structure including the same or a plurality of conductive layers.
  • an insulating substrate such as a plastic substrate can be used in addition to the glass substrate.
  • a stainless steel substrate having an insulating film on the surface may be used.
  • the substrate 1 may not be a transparent substrate.
  • the gate insulating layer 3 may be appropriately provided with an opening for inputting an electric signal such as a predetermined voltage to the gate electrode 2. Therefore, a semiconductor element provided with such an opening by a technique such as photolithography is also included in the semiconductor element of the present invention.
  • the gate electrode 2, the source electrode 7, and the drain electrode 8 may be appropriately connected by an opening or a wiring, and may have a configuration in which an electric signal can be input from the outside.
  • FIG. 2 is a diagram for explaining the outline of the manufacturing method of the present embodiment.
  • the manufacturing method of the semiconductor element 101 includes a gate electrode forming step S71 for forming a gate electrode, and a gate insulating layer / semiconductor layer forming step for forming an island-shaped semiconductor layer as a gate insulating layer and an active layer.
  • FIGS. 3 to 6 are process diagrams for explaining a method of manufacturing the semiconductor element 101.
  • 3A is a plan view
  • FIG. 3B is a cross-sectional view along the line AA ′ shown in FIG. 3A
  • FIG. 3C is a cross-sectional view taken along line BB ′ shown in FIG. It is sectional drawing along a line. 4 to 6 are the same, (a) in each figure is a plan view, (b) in each figure is a sectional view taken along the line AA 'in the corresponding plan view, and (c) in each figure.
  • FIG. 5 is a cross-sectional view taken along the line BB ′ of the corresponding plan view.
  • Gate electrode formation step S71 As shown in FIGS. 3A to 3C, a gate metal film is formed on the substrate 1, and the gate electrode 2 is formed by patterning the gate metal film.
  • molybdenum (Mo) is deposited to a thickness of 0.2 ⁇ m on a substrate 1 such as a glass substrate by a sputtering method using argon (Ar) gas to form a gate metal film (not shown).
  • the temperature of the substrate 1 when forming the gate metal film is set to 200 to 300.degree.
  • a resist pattern film (not shown) made of a photoresist material is formed on the gate metal film, and the gate metal film is patterned using the resist pattern film as a mask (photolithography process). Thereby, the gate electrode 2 is obtained.
  • a wet etching method is used for etching the gate metal film.
  • the etchant a solution comprising 10 to 80% by weight phosphoric acid, 1 to 10% by weight nitric acid, 1 to 10% by weight acetic acid, and the balance water can be used.
  • the resist pattern film is removed using a stripping solution containing organic alkali.
  • the material of the gate electrode 2 is indium tin oxide (ITO), tungsten (W), copper (Cu), chromium (Cr), tantalum (Ta), aluminum (Al), titanium It may be a simple metal such as (Ti) or a material containing nitrogen, oxygen, or another metal.
  • the gate electrode 2 may be a single layer using the above materials, or may have a laminated structure.
  • the gate electrode 2 may be a Ti / Al / Ti laminated film made of titanium and aluminum, a Ti / Cu / Ti laminated film made of titanium and copper, or a Mo / Cu / Mo laminated film made of copper and molybdenum. Also good.
  • an evaporation method or the like can be used in addition to the sputtering method.
  • the thickness of the gate metal film is not particularly limited.
  • the etching method of the gate metal film is not limited to the above-described wet etching method, and chlorine (Cl 2 ) gas, boron trichloride (BCl 3 ) gas, carbon tetrafluoride (CF 4 ) gas, oxygen (O 2) Etc.) can also be used.
  • Gate insulating layer and semiconductor layer forming step S72 Next, as shown in FIGS. 4A to 4C, a gate insulating layer 3, a microcrystalline silicon film 10, and an oxygen-containing silicon film 11 are formed in this order on the gate electrode 2.
  • a gate insulating layer (thickness: 0.4 ⁇ m, for example) 3 made of silicon nitride (SiN x ) is formed on the substrate 1 on which the gate electrode 2 is formed by plasma chemical vapor deposition (PECVD).
  • the gate insulating layer 3 is formed using a film formation chamber having a parallel plate type (capacitive coupling type) electrode structure, substrate temperature: 300 ° C., pressure: 50 to 300 Pa, power density: 10 It is carried out under a condition of ⁇ 20 mW / cm 2 .
  • a mixed gas of silane (SiH 4 ), ammonia (NH 3 ), and nitrogen (N 2 ) is used as a film forming gas.
  • a microcrystalline silicon film (thickness: for example, 0.12 ⁇ m) 10 is formed using the same film formation chamber.
  • the microcrystalline silicon film 10 is formed under the conditions of substrate temperature: 250 to 300 ° C., pressure: 50 to 300 Pa, power density: 5 to 30 mW / cm 2 , and hydrogen as a film forming gas.
  • Silane gas diluted with gas is used.
  • the flow ratio of silane (SiH 4 ) and hydrogen (H 2 ) is 1: 200 to 1: 1000.
  • the substrate 1 on which the microcrystalline silicon film 10 is formed is taken out from the deposition chamber and exposed to air containing oxygen.
  • the substrate temperature is 15 to 30 ° C.
  • the exposure time in the air is 24 to 48 hours.
  • the surface of the microcrystalline silicon film 10 is oxidized, and a surface oxide film (oxygen-containing silicon film) 11 is obtained.
  • the thickness of the oxygen-containing silicon film 11 is 1 to 10 nm
  • the oxygen concentration is 1 ⁇ 10 21 to 1 ⁇ 10 22 atoms / cm 3 .
  • the substrate temperature and time when exposed to air are not limited to the above temperature and time, and are appropriately selected. If a surface oxide film is formed on the microcrystalline silicon film 10 before the oxygen-containing silicon film 11 is formed, the surface oxide film is once removed with hydrogen fluoride water, Alternatively, the oxygen-containing silicon film 11 may be formed.
  • the oxygen-containing silicon film 11 may be formed by any method that can form a silicon film containing oxygen.
  • Microcrystalline silicon may be formed by a surface oxidation method using ozone, an oxidation method using oxygen plasma, an oxidation method using an oxidizing chemical, or the like.
  • a surface oxide film of the film 10 may be formed.
  • a film containing oxygen and silicon, such as a silicon oxide film may be formed over the microcrystalline silicon film 10 using a PECVD method or the like.
  • n + type silicon film thinness: 0.05 ⁇ m, for example
  • the microcrystalline silicon film 10 the oxygen-containing silicon film 11 and the n + type silicon film are formed by photolithography. Patterning is performed. As a result, as shown in FIGS. 5A to 5C, island-shaped microcrystalline silicon processed film 10 ′, oxygen-containing silicon processed film 11 ′, and n + -type silicon processed film 12 ′ are obtained. As shown in FIG. 5B, these processed films 10 ′, 11 ′, and 12 ′ have a pattern that covers the gate electrode 2 in a cross section along the channel direction.
  • the n + -type silicon film can be formed using a PECVD method.
  • a film forming chamber having a parallel plate type (capacitive coupling type) electrode structure is used, the substrate temperature is 250 to 300 ° C., the pressure is 50 to 300 Pa, and the power density is 10 to 20 mW / cm 2 .
  • a film forming gas a mixed gas of silane (SiH 4 ), hydrogen (H 2 ), and phosphine (PH 3 ) is used.
  • Patterning of the microcrystalline silicon film 10, the oxygen-containing silicon film 11, and the n + type silicon film is performed using a resist pattern film formed on the n + type silicon film as a mask (photolithography process).
  • a dry etching method mainly using chlorine (Cl 2 ) gas is used as an etching method.
  • the resist pattern film is removed using a stripping solution containing an organic alkali.
  • Source / drain electrode formation step S73 A conductive film for forming source / drain electrodes is formed on the n + -type silicon processed film 12 ′ and the gate insulating layer 3.
  • a conductive film (thickness: 0.2 ⁇ m, for example) is obtained by depositing molybdenum (Mo) to a thickness of 0.2 ⁇ m on the surface of the substrate 1 by sputtering using argon (Ar) gas. Form.
  • the substrate temperature for forming the conductive film is 200 to 300 ° C.
  • a resist pattern film 15 is formed on the conductive film, and the conductive film is patterned using the resist pattern film 15 as a mask, whereby the source electrode 7 and the drain electrode 8 are formed. obtain.
  • the patterning of the conductive film can be performed using, for example, a wet etching method.
  • a solution comprising 10 to 80% by weight phosphoric acid, 1 to 10% by weight nitric acid, 1 to 10% by weight acetic acid, and the balance water is used as the etchant.
  • the resist pattern film 15 on the source electrode 7 and the drain electrode 8 remains until the next step without being removed even after the etching is completed.
  • the source electrode 7 and the drain electrode 8 are made of indium tin oxide (ITO), tungsten (W), copper (Cu), chromium (Cr), tantalum (Ta), in addition to molybdenum (Mo). It may be a single metal such as aluminum (Al) or titanium (Ti), or a material containing nitrogen, oxygen, or other metals.
  • the source electrode 7 and the drain electrode 8 may be a single layer using the above materials or may have a laminated structure.
  • the source electrode 7 and the drain electrode 8 may be a Ti / Al / Ti laminated film made of titanium and aluminum, a Ti / Cu / Ti laminated film made of titanium and copper, or a Mo / Cu / Mo laminated film made of copper and molybdenum. It may be a membrane.
  • an evaporation method or the like can be used in addition to the sputtering method. Further, the method for forming the conductive film is not limited to the wet etching using the above-described etchant. Furthermore, the thickness of the conductive film is not limited to the above thickness.
  • Source / drain separation step S74 Subsequently, portions of the oxygen-containing silicon processed film 11 ′ and the n + -type silicon processed film 12 ′ that are not covered with the source electrode 7 and the drain electrode 8 are removed. At this time, a part of the surface of the microcrystalline silicon film 10 that is not covered with the source electrode 7 and the drain electrode 8 is removed by overetching, and becomes thinner than the other part. Thereby, the oxygen-containing silicon layer 5 and the contact layers 6a and 6b are obtained from the oxygen-containing silicon processed film 11 ′ and the n + -type silicon processed film 12 ′, respectively. The microcrystalline silicon film 10 becomes the microcrystalline silicon layer 4. After the etching, the resist pattern film 15 is removed. In this way, the semiconductor element 101 shown in FIGS. 1A to 1C is obtained.
  • a dry etching method using chlorine (Cl 2 ) gas is used for etching the oxygen-containing silicon processed film 11 ′ and the n + -type silicon processed film 12 ′.
  • the resist pattern film 15 is removed using a stripping solution containing organic alkali after the etching is completed. Note that the etching method is not limited to the above method.
  • the side wall 16 (FIG. 1B) composed of the ends of the microcrystalline silicon layer 4, the oxygen-containing silicon layer 5 and the contact layers 6a and 6b of the semiconductor element 101 is exposed to the atmosphere or the like.
  • an oxide layer may be formed on the sidewall 16.
  • the semiconductor element of this embodiment includes a semiconductor element in which such an oxide layer is formed.
  • the semiconductor layer (microcrystalline silicon layer 4) has an island shape, but may not have an island shape.
  • 22A and 22B are diagrams showing another example of the semiconductor element of this embodiment.
  • FIG. 22A is a plan view of the semiconductor element
  • FIG. 22B is an AA ′ line in FIG.
  • FIG. 22C is a sectional view taken along the line BB ′ of FIG. 22A.
  • the pattern of the source / drain electrodes 7 and 8 the source wiring (not shown), the contact layers 6 a and 6 b, and the pattern of the semiconductor layer (microcrystalline silicon layer) 4 are It is almost the same.
  • the semiconductor element 108 can be manufactured by the same method as the manufacturing method of the semiconductor element 101 described above. However, the use of halftone exposure is advantageous because the number of resist pattern film formations can be reduced, and the production material for forming the resist pattern film such as a photoresist material can be reduced.
  • the process using halftone exposure is, for example, C.I. W. SID 2000 DIGEST, pp 1006-11009 by Kim et al. Specifically, first, a microcrystalline silicon film for forming a microcrystalline silicon layer and an oxygen-containing silicon film for forming an oxygen-containing silicon layer are formed on the substrate on which the gate electrode 2 and the gate insulating film 3 are formed. Then, an n + silicon film for forming a contact layer and a conductive film for forming source / drain electrodes are formed in this order. Thereafter, a half resist pattern is used to form a resist pattern that is thick at the portions to be the source / drain electrodes of the conductive film and thin at the portions to be the gap portions.
  • the conductive film, the n + silicon film, the oxygen-containing silicon film, and the microcrystalline silicon film are patterned using the resist pattern as a mask (first processing). Subsequently, by thinning the entire resist pattern by dry etching or the like, the thin portion of the resist pattern is removed to form an opening. Thereafter, the conductive film, the n + silicon film, and the oxygen-containing silicon film are patterned using the resist pattern in which the opening is formed as a mask (second processing). In this manner, the conductive film, the n + silicon film, the oxygen-containing silicon film, and the microcrystalline silicon film are patterned using the same resist pattern, and from these films, the source / drain electrodes 7, 8. Contact layers 6a and 6b, oxygen-containing silicon layer 5, and microcrystalline silicon layer 4 can be formed.
  • a semiconductor device of an example having the same configuration as the semiconductor device 101 shown in FIGS. 1A to 1C was manufactured by the same method as described above with reference to FIGS.
  • the channel length L of the semiconductor element was 3 ⁇ m
  • the width of the source and drain electrodes (hereinafter simply referred to as “electrode width”) W was 20 ⁇ m.
  • the distance between the source and drain in the plane parallel to the substrate surface (in the substrate plane), that is, the distance between the first and second contact layers in the substrate plane is expressed as “channel Long L ".
  • the width of the source electrode and the drain electrode along the direction orthogonal to the channel length L in the substrate plane was defined as “the width W of the source electrode and the drain electrode”.
  • a semiconductor element having the same configuration as that of the semiconductor element of the example was prepared except that the oxygen-containing silicon layer was not provided.
  • the channel length L and the electrode width W were also the same as the channel length L and the electrode width W in the example.
  • FIG. 7A is a schematic plan view of the semiconductor element 201 of Comparative Example 1
  • FIG. 7B is a cross-sectional view taken along the line AA ′ in FIG. 7A
  • FIG. 7C is a cross-sectional view taken along line BB ′ in FIG.
  • a microcrystalline silicon film for forming the microcrystalline silicon layer 4 and an n + type silicon film for forming the contact layers 6a and 6b are continuously formed in a vacuum using a PECVD method. Formed. Therefore, in the semiconductor element 201, a layer containing oxygen is not formed between the microcrystalline silicon layer 4 and the contact layers 6a and 6b.
  • Other manufacturing methods and conditions were the same as the manufacturing method and conditions of the semiconductor element of the example.
  • Comparative Example 2 a semiconductor element having the same configuration as that of the semiconductor element 201 of Comparative Example 1 (FIG. 7) except that an amorphous silicon layer is used as the active layer was produced as Comparative Example 2.
  • the channel length L and the electrode width W were also the same as the channel length L and the electrode width W in the example and the comparative example 1.
  • an amorphous silicon film for forming an amorphous silicon layer serving as an active layer is formed by using PECVD method, substrate temperature: 250 to 300 ° C., pressure: 50 to 300 Pa, power density: 5 to 15 mW / Formed under cm 2 conditions.
  • Silane (SiH 4 ) and hydrogen (H 2 ) were used as the deposition gas.
  • the flow ratio of silane and hydrogen was 1: 5 to 1:15.
  • Other manufacturing methods and conditions were the same as the manufacturing method and conditions of the semiconductor element of Comparative Example 1.
  • the TFT characteristics of the semiconductor elements of Examples and Comparative Examples 1 and 2 were obtained.
  • the potential of the drain electrode is set to 0 V (constant)
  • the potential of the source electrode is set to 10 V (constant)
  • the potential Vg (gate voltage) of the gate electrode with respect to the drain electrode is changed.
  • a current Id (drain current) flowing from the electrode to the drain electrode was measured.
  • FIG. 8 is a graph showing current-voltage characteristics of the semiconductor elements of Example and Comparative Examples 1 and 2, where the vertical axis represents the drain current Id (A) and the horizontal axis represents the gate voltage Vg (V).
  • Table 1 shows the measurement results of the drain current Id when the gate voltage Vg is ⁇ 20 V, ⁇ 10 V, 10 V, and 20 V in the semiconductor elements of the example and the comparative examples 1 and 2.
  • Table 2 shows the result of calculating the on / off ratio of each semiconductor element based on this measurement result.
  • the on-current and mobility of the semiconductor element of the example were slightly lower than the on-current and mobility of the semiconductor element of Comparative Example 1, but the off-current of the semiconductor element of the example was compared. This was significantly lower than the off-state current of the semiconductor element of Example 1. As a result, it was confirmed that the semiconductor device of the example can obtain a higher on / off ratio than the semiconductor device of Comparative Example 1.
  • the off characteristics can be improved, and a semiconductor element particularly useful for a liquid crystal display device can be obtained. This is presumably because the oxygen-containing silicon layer functions as an electrical resistance connected in series to the semiconductor element.
  • the semiconductor element of the example using the active layer made of microcrystalline silicon and the semiconductor element of the comparative example 1 have sufficiently higher on characteristics than the semiconductor element of the comparative example 2 using the active layer made of amorphous silicon. confirmed.
  • the semiconductor element of the example can be suitably used for a liquid crystal display device. The reason for this will be described below.
  • the liquid crystal display device In the liquid crystal display device, a predetermined electric field is applied to the liquid crystal by the potential written to the pixel electrode through the switching element, and the transmittance of the liquid crystal is controlled to perform display. For this reason, if the off current of the TFT (pixel TFT) functioning as a switching element is large, it becomes a factor of deteriorating display characteristics. In order to hold the pixel electrode potential, it is preferable that the off-state current is about 10 to 100 pA or less if the semiconductor element has a size as shown in FIG. There is a risk. Specifically, when the off-state current is large, flicker may occur or display unevenness may occur in halftone display. On the other hand, the gate voltage Vg applied to the pixel TFT of the liquid crystal display device is often used up to about ⁇ 20 V on the low side.
  • the semiconductor element of the example has a sufficiently low off-current even when the gate voltage Vg is ⁇ 20 V, has an excellent on-off ratio, and has a mobility superior to that of an amorphous silicon TFT. Therefore, it can be suitably applied as a TFT for a pixel of a liquid crystal display device with excellent display quality by double speed driving at 120 Hz, a low power consumption liquid crystal display device, or a larger liquid crystal display device. Furthermore, it can also be used for peripheral circuits of these liquid crystal display devices.
  • FIG. 9 is a diagram schematically showing the semiconductor element of the present embodiment.
  • FIG. 9A is a plan view of the semiconductor element, and FIG. 9B is along the line AA ′ in FIG. 9A.
  • FIG. 9C is a cross-sectional view taken along the line BB ′ of FIG. 9A.
  • the same reference numerals are given to the same components as those of the semiconductor element 101 shown in FIGS. 1A to 1C, and description thereof is omitted.
  • the semiconductor element 102 is an inverted staggered channel etching type TFT having a bottom gate structure as in the first embodiment.
  • the semiconductor element 102 is different from the semiconductor element 101 in that the oxygen-containing silicon layer 5 covers the entire upper surface of the microcrystalline silicon layer 4. That is, the oxygen-containing silicon layer 5 has the same planar shape as that of the microcrystalline silicon layer 4, and is also formed on the channel region 4c. Further, unlike the microcrystalline silicon layer 4 of the semiconductor element 101, the microcrystalline silicon layer 5 is not partially thinned by overetching and has a substantially uniform thickness.
  • the semiconductor element 102 is manufactured according to the process described with reference to FIG.
  • the steps from the gate electrode forming step S71 to the source / drain electrode forming step S73 are the same as those in the first embodiment described above with reference to FIGS.
  • the source / drain separation step S74 is performed as follows.
  • the resist pattern film 15 is used to etch the n + -type silicon processed film 12 ′ that is not covered with the source electrode 7 and the drain electrode 8.
  • an etching method similarly to Embodiment 1, it can be performed by a dry etching method mainly using chlorine (Cl 2 ) gas.
  • the oxygen-containing silicon processed film 11 ′ is used as an etch stopper layer when the n + -type silicon processed film 12 ′ is etched.
  • the oxygen-containing silicon processed film 11 ′ is not etched and remains until the final form of the semiconductor element, and becomes the oxygen-containing silicon layer 5.
  • the resist pattern film 15 is removed using a stripping solution containing organic alkali. In this way, the semiconductor element 102 as shown in FIGS. 9A to 9C is obtained.
  • the thickness and characteristics of the microcrystalline silicon layer (residual film) located in the gap portion 9 are different from those of the substrate. It is possible to prevent variation in the plane. Therefore, variations in semiconductor characteristics such as mobility and threshold in the substrate surface are unlikely to occur, and high productivity can be obtained even when a semiconductor element is manufactured on a large substrate.
  • the off-current is reduced by the oxygen-containing silicon layer 5 as in the semiconductor device of the first embodiment, so that a higher on-off ratio can be obtained than a semiconductor device that does not have an oxygen-containing silicon layer. Further, in the manufacturing process of the semiconductor element 102, by making the oxygen-containing silicon layer 5 function as an etch stop layer, productivity in a large substrate can be improved.
  • FIG. 10 is a diagram schematically showing the configuration of the semiconductor element of this embodiment.
  • FIG. 10 (a) is a plan view of the semiconductor element
  • FIG. 10 (b) is an AA ′ line in FIG. 10 (a).
  • FIG. 10C is a cross-sectional view taken along the line BB ′ of FIG. 10A.
  • the same reference numerals are given to the same components as those of the semiconductor element 101 shown in FIGS. 1A to 1C, and description thereof is omitted.
  • the semiconductor element 103 is an inverted staggered channel etching type TFT having a bottom gate structure as in the first embodiment.
  • the oxygen-containing silicon layer 5 is not formed on the portion of the microcrystalline silicon layer 4 that is located in the gap portion 9, and the contact layers 6a and 6b are not formed.
  • the microcrystalline silicon layer 4 of the present embodiment is not partially thinned by over-etching and has a substantially uniform thickness, and therefore the microcrystalline silicon layer of the semiconductor element 101 of the first embodiment. Different from layer 4.
  • the semiconductor element 103 is manufactured by the same method as the semiconductor element 102 of the second embodiment described above. However, in this embodiment, in the source / drain separation process, an additional etching process is performed before removing the resist pattern film that is the etching mask to remove part of the oxygen-containing silicon film used as the etch stop layer. To do. This will be specifically described below.
  • the resist pattern film 15 is used to etch the n + -type silicon processed film 12 ′ that is not covered with the source electrode 7 and the drain electrode 8.
  • the etching method can be performed by a dry etching method mainly using chlorine (Cl 2 ) gas using the oxygen-containing silicon processed film 11 ′ as an etch stopper layer. After this, additional etching is performed. The additional etching is performed by immersing the substrate 1 in 0.1 to 5% by weight of hydrogen fluoride water for 30 to 1800 seconds.
  • the portion exposed from the resist pattern film 15 in the oxygen-containing silicon processed film 11 ′ without causing any damage to the microcrystalline silicon layer 4 by appropriately selecting the concentration of hydrogen fluoride water and the immersion time. Can be removed.
  • the oxygen-containing silicon layer 5 is formed from the oxygen-containing silicon processed film 11 ′.
  • the resist pattern film 15 is removed using a stripping solution containing an organic alkali. In this way, the semiconductor element 103 as shown in FIGS. 10A to 10C is obtained.
  • the thickness and characteristics of the microcrystalline silicon layer (residual film) located in the gap portion 9 are different from those of the substrate. It is possible to prevent variation in the plane. Therefore, variations in semiconductor characteristics such as mobility and threshold in the substrate surface are unlikely to occur, and high productivity can be obtained even when a semiconductor element is manufactured on a large substrate.
  • the semiconductor element 103 of the present embodiment exhibits a semiconductor characteristic with little variation in characteristics in the substrate plane and excellent on / off ratio.
  • FIG. 11 is a diagram schematically showing the configuration of the semiconductor element of this embodiment.
  • FIG. 11 (a) is a plan view of the semiconductor element
  • FIG. 11 (b) is an AA ′ line in FIG. 11 (a).
  • FIG. 11C is a cross-sectional view taken along the line BB ′ of FIG. 11A.
  • the same reference numerals are given to the same components as those of the semiconductor element 101 shown in FIGS. 1A to 1C, and description thereof is omitted.
  • the semiconductor element 104 is an inverted staggered etch stopper type TFT having a bottom gate structure.
  • the contact layers 6a and 6b, the source electrode 7 and the drain electrode 8 have the same planar shape.
  • the semiconductor device 101 is different from the semiconductor device 101 of the first embodiment in that an etch stop layer 17 is formed on a portion of the microcrystalline silicon layer 4 that is not covered with the oxygen-containing silicon layer 5. That is, the oxygen-containing silicon layer 5 is formed on the first and second regions 4a and 4b in the microcrystalline silicon layer 4 in the semiconductor element 104, and the etch stop layer 17 is formed on the channel region 4c.
  • the etch stop layer 17 may be a silicon nitride layer, a silicon oxynitride layer (SiN x O y ) containing nitrogen and oxygen, a silicon oxide layer (SiO x ), or the like. Further, here, the microcrystalline silicon layer 4 is not an island pattern, but is formed under the source electrode 7, the drain electrode 8, and the etch stop layer 17 so as to have the same planar shape as these. Other configurations and operations are the same as those of the semiconductor element 101.
  • the oxygen-containing silicon layer 5 is provided between the microcrystalline silicon layer 4 and the contact layers 6a and 6b, the off-current can be reduced and the on-off ratio is improved. it can. Further, since the microcrystalline silicon layer 4 is used as the active layer, higher mobility and on-current can be obtained than the conventional amorphous silicon TFT. Further, the portion of the microcrystalline silicon layer 4 that is located in the gap portion 9 is covered with the etch stop layer 17, and the microcrystalline silicon layer 4 can be prevented from being damaged by overetching during the manufacturing process. Variation in semiconductor characteristics in the surface can be suppressed.
  • FIG. 12 is a diagram for explaining the outline of the manufacturing method of the present embodiment.
  • the manufacturing method of the semiconductor element 104 includes a gate electrode forming step S71 for forming a gate electrode, a gate insulating layer, a semiconductor film serving as an active layer, and a gate insulating layer / semiconductor film / etching layer for forming an etch stop layer.
  • An etch stop layer forming step S75, a source / drain electrode forming step S76 for forming source and drain electrodes, and a source / drain separation step S77 for electrically separating the source and drain electrodes are included.
  • FIGS. 13 to 15 are process diagrams for explaining a method for manufacturing the semiconductor element 104.
  • 13A is a plan view
  • FIG. 13B is a cross-sectional view along the line AA ′ shown in FIG. 13A
  • FIG. 13C is a cross-sectional view taken along line BB ′ shown in FIG. It is sectional drawing along a line. 14 and 15 are also the same, (a) in each figure is a plan view, (b) in each figure is a sectional view taken along the line AA 'in the corresponding plan view, and (c) in each figure.
  • FIG. 5 is a cross-sectional view taken along the line BB ′ of the corresponding plan view.
  • Gate electrode formation step S71 Since this is the same as the process of the first embodiment described above with reference to FIGS. 3A to 3C, detailed description thereof will be omitted.
  • Gate insulating layer / semiconductor film / etch stop layer forming step S75 As shown in FIGS. 13A to 13C, on the gate electrode 2, the gate insulating layer 3, the microcrystalline silicon film 10, and the silicon nitride film 18 are formed in this order.
  • a gate insulating layer (thickness: 0.4 ⁇ m, for example) made of silicon nitride (SiN x ) is formed on the substrate 1 on which the gate electrode 2 is formed by plasma chemical vapor deposition (PECVD). 3 is formed.
  • the gate insulating layer 3 is formed using a film formation chamber having a parallel plate type (capacitive coupling type) electrode structure, substrate temperature: 300 ° C., pressure: 50 to 300 Pa, power density: 10 It is carried out under a condition of ⁇ 20 mW / cm 2 .
  • a mixed gas of silane (SiH 4 ), ammonia (NH 3 ), and nitrogen (N 2 ) is used as a film forming gas.
  • a microcrystalline silicon film (thickness: 0.05 ⁇ m, for example) 10 is formed using the same film formation chamber.
  • the microcrystalline silicon film 10 is formed under the conditions of substrate temperature: 250 to 300 ° C., pressure: 50 to 300 Pa, power density: 5 to 30 mW / cm 2 , and hydrogen as a film forming gas.
  • Silane gas diluted with gas is used.
  • the flow ratio of silane (SiH 4 ) and hydrogen (H 2 ) is 1: 200 to 1: 1000.
  • a silicon nitride film (thickness: 0.15 ⁇ m, for example) 18 is further formed using the same film forming chamber.
  • the silicon nitride film 18 can be formed using the same gas under the same conditions as the formation of the gate insulating layer 3.
  • the silicon nitride film 18 is patterned to form an etch stop layer 17, and the microcrystalline silicon layer 4 is not covered with the etch stop layer 17.
  • An oxygen-containing silicon film 11 is formed on the portion.
  • the patterning of the silicon nitride film 18 is performed by photolithography. That is, a resist pattern film (not shown) is formed on the silicon nitride film 18, and etching is performed using this as a mask.
  • etching for example, a dry etching method in which carbon tetrafluoride (CF 4 ) gas, oxygen (O 2 ), or the like is combined may be used. Instead, a wet etching method using hydrogen fluoride water may be used.
  • the surface of the microcrystalline silicon film 10 that is not covered with the resist pattern film is exposed to the atmosphere containing oxygen.
  • the exposed surface of the microcrystalline silicon film 10 is oxidized, and an oxygen-containing silicon film 11 is formed.
  • a preferable thickness range of the oxygen-containing silicon film 11 is the same as the range described in the first embodiment. In the present embodiment, the thickness of the oxygen-containing silicon film 11 is, for example, 1 to 10 nm.
  • the resist pattern film is removed by a stripping solution containing organic alkali after etching the silicon nitride film 18.
  • the surface oxide film is once removed with hydrogen fluoride water, and then the above method is used.
  • An oxygen-containing silicon film 11 may be formed.
  • the oxygen-containing silicon film 11 may be formed by any method that can form a silicon film containing oxygen.
  • Microcrystalline silicon may be formed by a surface oxidation method using ozone, an oxidation method using oxygen plasma, an oxidation method using an oxidizing chemical, or the like.
  • a surface oxide film of the film 10 may be formed.
  • a film containing oxygen and silicon, such as a silicon oxide film may be formed over the microcrystalline silicon film 10 using a PECVD method or the like.
  • Source / drain electrode formation step S76 As shown in FIGS. 15A to 15C, on the etch stop layer 17 and the oxygen-containing silicon film 11, an n + type silicon film (thickness: 0.05 ⁇ m, for example) 12, the source electrode 7 and the drain The electrode 8 is formed.
  • the n + -type silicon film 12 can be formed using the PECVD method under the same method and conditions as in the first embodiment.
  • the source electrode 7 and the drain electrode 8 are also formed by the same method and conditions as in the first embodiment. Specifically, a conductive film for forming source / drain electrodes (thickness: 0.2 ⁇ m) is formed by sputtering, and a resist pattern film 15 is formed on the conductive film. Next, the conductive film is patterned by photolithography using the resist pattern film 15 as a mask. Thereby, the source electrode 7 and the drain electrode 8 are obtained.
  • n + type silicon film 12 that is not covered with the resist pattern film 15 is removed by etching to obtain contact layers 6a and 6b.
  • Etching of the n + type silicon film 12 is performed by a dry etching method using, for example, chlorine (Cl 2 ) gas.
  • the resist pattern film 15 is removed using a stripping solution containing an organic alkali.
  • the microcrystalline silicon film 10 and the oxygen-containing silicon film 11 remain until the final form of the semiconductor element, and become the microcrystalline silicon layer 4 and the oxygen-containing silicon layer 5, respectively. In this way, the semiconductor element 104 shown in FIGS. 11A to 11C is obtained.
  • the side wall 19 (FIG. 11C) composed of the ends of the microcrystalline silicon layer 4 and the etch stop layer 17 of the semiconductor element 104 is exposed to the atmosphere or the like.
  • the side wall 19 An oxide layer may be formed on the top.
  • the semiconductor element of this embodiment includes a semiconductor element in which such an oxide layer is formed.
  • the semiconductor characteristics such as mobility and threshold are less likely to vary within the substrate surface, resulting in productivity. Can be improved.
  • FIG. 16 shows a configuration of a semiconductor element of a reverse stagger etch stopper type having a bottom gate structure and not having an oxygen-containing silicon layer.
  • 16A is a plan view of a semiconductor device of a reference example
  • FIG. 16B is a cross-sectional view taken along the line AA ′ of FIG. 16A
  • FIG. 16C is a cross-sectional view of FIG.
  • FIG. 6 is a cross-sectional view along the line BB ′.
  • the same reference numerals are given to the same components as those of the semiconductor element 104 shown in FIGS.
  • the semiconductor element 104 of the present embodiment has the oxygen-containing silicon layer 5 on the current path between the source and drain and has a good off characteristic, so that it is more than the conventional semiconductor element 202 shown in FIG. The on / off ratio can be improved.
  • the semiconductor device of this embodiment is an inverted staggered etch stopper type TFT having a bottom gate structure as in the fourth embodiment.
  • FIG. 17 is a diagram schematically showing the configuration of the semiconductor element of this embodiment.
  • FIG. 17 (a) is a plan view of the semiconductor element
  • FIG. 17 (b) is an AA ′ line in FIG. 17 (a).
  • FIG. 17C is a cross-sectional view taken along the line BB ′ of FIG. 17A.
  • the same components as those of the semiconductor element 104 of the fourth embodiment are denoted by the same reference numerals, and the description thereof is omitted.
  • the peripheral edge portion of the microcrystalline silicon layer 4 is aligned with the contact layers 6 a and 6 b and the end portions of the oxygen-containing silicon layer 5 in the stacking direction. It is different from the semiconductor element 104 of the fourth embodiment in that it is covered.
  • the semiconductor element 105 of the present embodiment can be manufactured as follows.
  • a gate electrode, a gate insulating layer, a microcrystalline silicon film, an oxygen-containing silicon film, and an etch stop layer are formed by the same method as in Embodiment 4 described above with reference to FIGS. Thereafter, an n + type silicon film is further formed so as to cover the substrate surface.
  • the microcrystalline silicon film, the oxygen-containing silicon film, and the n + -type silicon film are patterned by the same method as in the first embodiment described above with reference to FIG. Then, an oxygen-containing silicon layer and an n + -type silicon processed film are obtained. Subsequently, a source electrode and a drain electrode are formed by a method similar to that of the first embodiment described above with reference to FIG.
  • the contact layer is obtained by removing a portion of the n + -type silicon processed film that is not covered with either the source electrode or the drain electrode in the same process as the source / drain separation step of the fourth embodiment. .
  • the etching step since the etch stop layer is provided over the microcrystalline silicon layer, damage to the microcrystalline silicon layer due to overetching can be prevented.
  • Embodiment 6 a semiconductor device according to a sixth embodiment of the present invention will be described with reference to the drawings.
  • Each of Embodiments 1 to 5 described above is a semiconductor element having a bottom gate structure, but the semiconductor element of this embodiment has a top gate structure.
  • FIG. 18 is a schematic cross-sectional view showing an example of the semiconductor element of this embodiment.
  • the same reference numerals are given to the same components as those of the semiconductor element 101.
  • the semiconductor element 106 includes the substrate 1, the silicon layer 40 formed on the substrate 1, the contact layers 6a and 6b formed on the silicon layer 40, and the silicon layer 40 via the contact layers 6a and 6b.
  • An electrically connected source electrode 7 and drain electrode 8 and a gate electrode 2 are provided.
  • the silicon layer 40 has a channel region 40c and first and second regions 40a and 40b located on both sides thereof, and the gate electrode 2 is formed on the channel region 40c of the silicon layer 40 with the gate insulating layer 3 interposed therebetween.
  • oxygen-containing silicon layers 5 are formed between the first and second regions 40a and 40b of the silicon layer 40 and the contact layers 6a and 6b, respectively.
  • the formation method, thickness, and the like of the oxygen-containing silicon layer 5 are the same as those in the first to fifth embodiments.
  • the silicon layer 40 has a laminated structure including a lower layer 40L and an upper layer 40U.
  • both the lower layer 40L and the upper layer 40U are microcrystalline silicon layers.
  • the lower layer 40L and the upper layer 40U may be any of a polycrystalline silicon layer, a microcrystalline silicon layer, and an amorphous silicon layer, but at least one of these layers 40L and 40U may be a microcrystalline silicon layer. preferable. Thereby, the on / off ratio can be improved more effectively.
  • the silicon layer 40 may be composed of a single layer.
  • the oxygen-containing silicon layer 5 having an oxygen concentration higher than those of the layers 40, 6a, 6b is disposed between the silicon layer 40 and the contact layers 6a, 6b, as in the first to fifth embodiments. Since it functions as an electric resistance, off-state current can be reduced.
  • FIG. 19 is a schematic cross-sectional view of the semiconductor element of this embodiment. Constituent elements similar to those of the semiconductor element 101 shown in FIG.
  • the semiconductor element 107 includes a substrate 1, a gate electrode 2 formed on the substrate 1, and a gate insulating layer 3 covering the gate electrode 2.
  • the cross section of the surface of the gate insulating layer 3 is a convex shape reflecting the cross sectional shape of the gate electrode 2.
  • An island-shaped microcrystalline silicon layer 74 is formed on the gate electrode 2 with the gate insulating layer 3 interposed therebetween.
  • An oxygen-containing silicon layer 5 is formed on the microcrystalline silicon layer 74.
  • a contact layer (source region) 6a is formed on the region 74a via the oxygen-containing silicon layer 5, and a contact layer (drain region) 6b is formed on the region 74b via the oxygen-containing silicon layer 5. Is formed.
  • a recess 72 is formed at the center of the protruding portion.
  • the thickness of the portion below the bottom surface of the recess 72 in the microcrystalline silicon layer 74 is smaller than the other portions.
  • This portion is referred to as a region 74c, and portions of the microcrystalline silicon layer 74 located on both sides of the region 74c are referred to as a region 74a and a region 74b, respectively.
  • the upper surface of the region 74c is located closer to the substrate than the upper surface of the end portion on the region 74c side of the region 74a and the region 74b.
  • the contact layer 6a and the contact layer 6b are made of amorphous silicon or microcrystalline silicon and contain an n-type impurity such as phosphorus.
  • a source electrode 7 and a drain electrode 8 are formed on the contact layer 6a and the contact layer 6b, respectively.
  • the source electrode 7 and the drain electrode 8 and the inside of the recess 72 are covered with a passivation film 78 made of, for example, a silicon nitride film.
  • the passivation film 78 is covered with a planarizing film 79 that is a transparent resin film.
  • a transparent electrode 80 made of, for example, ITO (Indium-tin-oxide) is provided on the passivation film 78.
  • the transparent electrode 80 is electrically connected to the drain electrode 8 through a contact hole 73 formed in the planarizing film 79 and the passivation film 78.
  • the transparent electrode 80 functions as, for example, a pixel electrode in the active matrix substrate.
  • a current flows from the contact layer 6 a to the contact layer 6 b through the microcrystalline silicon layer 74.
  • the current passes from the contact layer 6a through the region 74a to the region 74c, passes from the region 74c through the region 74b, and then reaches the contact layer 6b.
  • region 74b is called "offset part.”
  • the channel length is the sum of the vertical lengths L1 and L3 of the offset portion and the horizontal length of the region 74c.
  • the upper surface of the region 74c is located closer to the substrate side than the upper surface of the end portion on the region 74c side of the region 74a and the region 74b.
  • the distance in the thickness direction of the active layer (the length of the offset portion) from the upper surface of the end portions of the regions 74a and 74b to the upper surface of the region 74c is 1 to 7 times the thickness of the region 74c independently of each other. It is as follows.
  • the oxygen-containing silicon layer 5 is provided between the microcrystalline silicon layer 74 and the contact layers 6a and 6b, the off-current can be reduced.
  • the channel length can be made longer than the conventional one by the length of the offset portions on both sides of the region 74c.
  • an off-current can further be reduced. Therefore, the off-state current can be more effectively reduced while securing the high on-state current (high mobility) which is an advantage of the microcrystalline silicon TFT, and thus a higher on-off ratio can be realized.
  • the semiconductor element 107 can be manufactured using a method similar to that of the semiconductor element 101 described above with reference to FIGS.
  • the portion of the n + silicon film exposed from the resist pattern film is completely removed.
  • a part of the microcrystalline silicon film is also removed by proceeding with the etching.
  • the etching is stopped when the thickness of the portion to be etched in the microcrystalline silicon film reaches a predetermined thickness within the range of 1/8 to 1/2 of the thickness of the microcrystalline silicon film.
  • a microcrystalline silicon layer 74 shown in FIG. 19 is formed from the microcrystalline silicon film.
  • the thickness of the microcrystalline silicon film is 90 nm to 200 nm (eg, 130 nm)
  • the thickness of the region 74c of the microcrystalline silicon layer 74 is 20 nm to 60 nm (eg, 40 nm)
  • the thickness of the regions 74a and 74b is 70 nm. It is 140 nm or less (for example, 90 nm).
  • a passivation film 78, a planarizing film 79, and a transparent electrode 80 are formed by a known method. In this way, the semiconductor element 107 is obtained.
  • FIG. 20A is a cross-sectional view schematically showing a liquid crystal display device
  • FIG. 20B is a top view schematically showing an active matrix substrate of the liquid crystal display device of FIG. 20A.
  • the liquid crystal display device includes an active matrix substrate 82, a counter substrate 83 disposed opposite to the active matrix substrate 82, and a liquid crystal disposed between the substrates 82 and 83.
  • the liquid crystal layer 84 is sealed by a seal member 89 interposed between the active matrix substrate 82 and the counter substrate 83.
  • a color filter and a counter electrode are formed on the surface of the counter substrate 83 on the liquid crystal layer side.
  • Alignment films 87a and 87b are formed on the surfaces of the active matrix substrate 82 and the counter substrate 83 on the liquid crystal layer side, respectively. Further, polarizing plates 88a and 88b are provided on the back side of the active matrix substrate 82 and the viewer side of the counter substrate 83, respectively.
  • the active matrix substrate 82 is arranged apart from each other, a plurality of pixel electrodes 85 that define pixels serving as a unit of image display, and arranged for each pixel, as a switching element.
  • a functioning thin film transistor 86, a source wiring 86s connected to the pixel electrode 85 through the thin film transistor 86, and a gate wiring 86g for selectively driving the thin film transistor 86 are provided.
  • the pixel electrode 85 is formed using a conductive material that transmits light, such as ITO (indium tin oxide), or a conductive material that reflects light, such as aluminum or silver alloy.
  • the thin film transistor 86 the semiconductor element of the present invention, for example, the above-described semiconductor elements 101 to 107 is used.
  • the active matrix substrate 82 may be mounted with a drive circuit for driving and controlling each thin film transistor 86.
  • the thin film transistors used in the drive circuit are the semiconductor elements of the first to seventh embodiments. 101 to 107 can be used.
  • the semiconductor element of the present invention includes a circuit substrate such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, and a flat panel X-ray image sensor device.
  • the present invention can be widely applied to devices including thin film transistors, such as electronic devices such as imaging devices, image input devices, and fingerprint readers.
  • it is advantageous to apply to a liquid crystal display device with excellent display quality by double speed driving or the like, a low power consumption liquid crystal display device, or a larger liquid crystal display device.

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Abstract

　半導体素子１０１は、基板１と、基板１に形成され、チャネル領域４ｃと、チャネル領域４ｃの両側にそれぞれ位置する第１領域４ａおよび第２領域４ｂとを有する活性層４と、活性層４の第１領域４ａおよび第２領域４ｂとそれぞれ接する第１コンタクト層６ａおよび第２コンタクト層６ｂと、第１コンタクト層６ａを介して第１領域４ａと電気的に接続された第１電極７と、第２コンタクト層６ｂを介して第２領域４ｂと電気的に接続された第２電極８と、活性層４に対して、ゲート絶縁層３を介して設けられたゲート電極２であって、チャネル領域４ｃの導電性を制御するゲート電極２とを備える。活性層４はシリコンを含んでおり、活性層４と第１および第２コンタクト層６ａ、６ｂとの間に酸素含有シリコン層５をさらに備え、酸素含有シリコン層５は、活性層４および第１および第２コンタクト層６ａ、６ｂよりも高い濃度で酸素を含む。

Description

半導体素子およびその製造方法
　本発明は、半導体素子およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　多結晶シリコン膜における電子および正孔の移動度はアモルファスシリコン膜の移動度よりも高いので、多結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴよりも高いオン電流を有し、高速動作が可能である。そのため、多結晶シリコンＴＦＴを用いてアクティブマトリクス基板を形成すると、スイッチング素子としてのみでなく、ドライバーなどの周辺回路にも多結晶シリコンＴＦＴを使用することができる。従って、ドライバーなどの周辺回路の一部または全体と表示部とを同一基板上に一体形成することができるという利点がある。さらに、液晶表示装置等の画素容量をより短いスイッチング時間で充電できるという利点もある。
　しかし、多結晶シリコンＴＦＴを作製しようとすると、アモルファスシリコン膜を結晶化させるためのレーザー結晶化工程の他、熱アニール工程、イオンドーピング工程などの複雑な工程を行う必要があり、基板の単位面積あたりの製造コストが高くなるという問題がある。よって、多結晶シリコンＴＦＴは、主に中型および小型の液晶表示装置に用いられている。
　一方、アモルファスシリコン膜は多結晶シリコン膜よりも容易に形成されるので大面積化に向いている。そのため、アモルファスシリコンＴＦＴは、大面積を必要とする装置のアクティブマトリクス基板に好適に使用される。多結晶シリコンＴＦＴよりも低いオン電流を有するにもかかわらず、液晶テレビのアクティブマトリクス基板の多くにはアモルファスシリコンＴＦＴが用いられている。
　しかしながら、アモルファスシリコンＴＦＴを用いると、アモルファスシリコン膜の移動度が低いことから、その高性能化に限界がある。特に、近年、液晶テレビ等の液晶表示装置には、大型化に加え、高画質化および低消費電力化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。
　そこで、製造工程数や製造コストを抑えつつ、より高性能なＴＦＴを実現するために、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みがなされている。特許文献１、特許文献２および非特許文献１には、微結晶シリコン（μｃ－Ｓｉ）膜を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「微結晶シリコンＴＦＴ」と称する。
　微結晶シリコン膜は、内部に微結晶粒を有するシリコン膜であり、微結晶粒の粒界は主としてアモルファス相である。すなわち、微結晶粒とアモルファス相との混合状態を有している。各微結晶粒のサイズは、多結晶シリコン膜に含まれる結晶粒のサイズよりも小さい。また、後で詳述するように、微結晶シリコン膜では、各微結晶粒が例えば基板面から柱状に成長した柱状形状を有する。
　微結晶シリコン膜は、プラズマＣＶＤ法などを用いた成膜工程のみによって形成され得る。原料ガスとしては、水素ガスで希釈したシランガスを用いることができる。多結晶シリコン膜を形成する場合、ＣＶＤ装置等を用いてアモルファスシリコン膜を形成した後に、レーザーや熱によってアモルファスシリコン膜を結晶化させる工程（アニール工程）が必要である。これに対し、微結晶シリコン膜を形成する場合には、ＣＶＤ装置等によって、基本的な結晶相を含む微結晶シリコン膜を形成できるので、レーザーや熱によるアニール工程を省くことができる。このように、微結晶シリコン膜は、多結晶シリコン膜の形成に必要な工程数よりも少ない工程数で形成されるので、微結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴと同程度の生産性、すなわち同程度の工程数とコストで作製され得る。また、アモルファスシリコンＴＦＴを作製するための装置を用いて微結晶シリコンＴＦＴを作製することも可能である。
　微結晶シリコン膜は、アモルファスシリコン膜よりも高い移動度を有するので、微結晶シリコン膜を用いることにより、アモルファスシリコンＴＦＴよりも高いオン電流を得ることができる。また、微結晶シリコン膜は、多結晶シリコン膜のように複雑な工程を行うことなく形成できるので、大面積化も容易である。
　特許文献１には、ＴＦＴの活性層として微結晶シリコン膜を用いることにより、アモルファスシリコンＴＦＴの１．５倍のオン電流が得られることが記載されている。また、非特許文献１には、微結晶シリコンおよびアモルファスシリコンからなる半導体膜を用いることにより、ＯＮ／ＯＦＦ電流比が１０6、移動度が約１ｃｍ2／Ｖｓ、閾値が約５ＶのＴＦＴが得られることが記載されている。この移動度は、アモルファスシリコンＴＦＴの移動度と同等以上である。なお、非特許文献１に記載されたＴＦＴでは、オフ電流を低減するために、微結晶シリコン層の上にアモルファスシリコン層が形成されている。
　さらに、特許文献２には、微結晶シリコンを用いた逆スタガ型のＴＦＴが開示されている。
特開平６－１９６７０１号公報 特開平５－３０４１７１号公報 Ｚｈｏｎｇｙａｎｇ　Ｘｕ他「Ａ　Ｎｏｖｅｌ　Ｔｈｉｎ－ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒｓ　Ｗｉｔｈ　μｃ－Ｓｉ／ａ－Ｓｉ　Ｄｕａｌ　Ａｃｔｉｖｅ　Ｌａｙｅｒ　Ｓｔｒｕｃｔｕｒｅ　Ｆｏｒ　ＡＭ－ＬＣＤ」　ＩＤＷ’９６　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　Ｔｈｅ　Ｔｈｉｒｄ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｄｉｓｐｌａｙ　Ｗｏｒｋｓｈｏｐｓ　ＶＯＬＵＭＥ　１、１９９６、ｐ．１１７～１２０
　本発明者が検討をしたところ、特許文献１および特許文献２などに記載されている従来の微結晶シリコンＴＦＴでは、アモルファスシリコンＴＦＴよりも高い移動度およびオン電流が得られるものの、オフ電流がアモルファスシリコンＴＦＴよりも極めて大きいという問題がある。そのため、微結晶シリコンＴＦＴを液晶表示装置のスイッチング素子として用いると、画素電位を十分に保持できない可能性がある。また、液晶表示装置のドライバーなどの周辺回路に用いると、消費電力を低く抑えることが困難となる場合もある。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、移動度およびオン電流を確保しつつ、オフ電流を低減した半導体素子を提供することにある。
　本発明の半導体素子は、基板と、前記基板に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域とを有する活性層と、前記活性層の第１領域および第２領域とそれぞれ接する第１コンタクト層および第２コンタクト層と、前記第１コンタクト層を介して前記第１領域と電気的に接続された第１電極と、前記第２コンタクト層を介して前記第２領域と電気的に接続された第２電極と、前記活性層に対して、ゲート絶縁層を介して設けられたゲート電極であって、前記チャネル領域の導電性を制御するゲート電極とを備えた半導体素子であって、前記活性層はシリコンを含んでおり、前記活性層と前記第１および第２コンタクト層との間に酸素含有シリコン層をさらに備え、前記酸素含有シリコン層は、前記活性層および前記第１および第２コンタクト層よりも高い濃度で酸素を含む。
　ある好ましい実施形態において、前記活性層は、結晶粒およびアモルファス相を有する微結晶シリコン膜から形成される。
　前記微結晶シリコン膜に占める前記アモルファス相の体積率は５％以上９５％以下であることが好ましい。
　前記酸素含有シリコン層は１×１０20ａｔｏｍｓ／ｃｍ3より高い濃度で酸素を含むことが好ましい。
　前記酸素含有シリコン層は前記活性層の表面酸化膜であってもよい。
　前記ゲート電極は、前記活性層と前記基板との間に設けられていてもよい。
　上記半導体素子は、チャネル保護型構造を有していてもよい。
　本発明のアクティブマトリクス基板は上記半導体素子を備える。また、本発明の表示装置は上記半導体素子を備える。
　本発明の半導体素子の製造方法は、（Ａ）基板上にゲート電極を形成する工程と、（Ｂ）前記ゲート電極を覆うようにゲート絶縁層を形成する工程と、（Ｃ）前記ゲート絶縁層上にシリコンを含む活性層を形成する工程と、（Ｄ）前記活性層のうち、少なくとも、チャネル領域となる部分の両端に位置する第１および第２領域の上に酸素含有シリコン層を形成する工程と、（Ｅ）前記酸素含有シリコン層を介して前記第１領域に電気的に接続される第１コンタクト層、および、前記酸素含有シリコン層を介して前記第２領域に電気的に接続される第２コンタクト層を形成する工程と、（Ｆ）前記第１コンタクト層に電気的に接続されるソース電極、および、前記第２コンタクト層に電気的に接続されるドレイン電極を形成する工程とを包含する。
　ある好ましい実施形態において、前記工程（Ｃ）は、微結晶シリコン膜を形成する工程（Ｃ１）と、前記微結晶シリコン膜のパターニングを行うことにより、前記活性層を形成する工程（Ｃ２）とを含む。
　ある好ましい実施形態において、前記工程（Ｄ）は、前記微結晶シリコン膜または前記活性層の表面を酸化させることによって、前記微結晶シリコン膜または前記活性層上に酸素含有シリコン層を形成する工程を含む。
　ある好ましい実施形態において、前記工程（Ｄ）は、前記微結晶シリコン膜上に酸素含有シリコン膜を形成する工程（Ｄ１）と、前記酸素含有シリコン膜のパターニングを行うことにより、前記酸素含有シリコン層を形成する工程（Ｄ２）とを含み、前記工程（Ｃ１）と前記工程（Ｄ１）とは同一のチャンバー内で連続して行われる。
　ある好ましい実施形態において、前記工程（Ｄ）は、前記微結晶シリコン膜上に酸素含有シリコン膜を形成する工程（Ｄ１）と、前記酸素含有シリコン膜のパターニングを行うことにより、前記酸素含有シリコン層を形成する工程（Ｄ２）とを含み、前記工程（Ｅ）は、前記酸素含有シリコン膜または前記酸素含有シリコン層上にコンタクト層形成用の半導体膜を形成する工程（Ｅ１）と、前記半導体膜のパターニングを行うことにより、前記第１および第２コンタクト層を形成する工程（Ｅ２）とを含み、前記工程（Ｅ２）は、前記酸素含有シリコン膜または前記酸素含有シリコン層をエッチストップ層として前記半導体膜をエッチングする工程を含む。
　ある好ましい実施形態において、前記工程（Ｃ）と前記工程（Ｅ）との間に、前記活性層のうち少なくともチャネル領域となる部分を覆うエッチストップ層を形成する工程をさらに含み、前記工程（Ｄ）は、前記活性層のうち前記エッチストップ層で覆われていない部分の上に酸素含有シリコン層を形成する工程である。
　本発明によれば、活性層とコンタクト層との間に酸素含有シリコン層を設けることにより、移動度およびオン電流を低下させることなく、オフ電流を低減できる。よって、従来よりもオンオフ電流比の高い薄膜トランジスタが得られる。
　本発明を微結晶シリコンＴＦＴに適用すると、高いオンオフ電流比を有し、かつ、生産性に優れたＴＦＴが得られるので有利である。
　また、本発明の半導体素子の製造方法によれば、製造工程数および製造コストを増大させることなく、オンオフ電流比の高い薄膜トランジスタを製造できる。特に、微結晶シリコンＴＦＴを製造する際に本発明を用いると、生産性およびＴＦＴ特性をより効果的に向上できる。
　さらに、本発明をチャネルエッチング型の薄膜トランジスタに適用する場合、酸素含有シリコン層をエッチストップ層として用いてチャネルエッチングを行うと、チャネルエッチングによる活性層のダメージを低減できる。よって、活性層の基板面内の特性ばらつきを抑えて、薄膜トランジスタの性能および信頼性を向上できる。
（ａ）～（ｃ）は、本発明による実施形態１の半導体素子を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 本発明による実施形態１の半導体素子の製造方法の一例を示す図である。 （ａ）～（ｃ）は、本発明による実施形態１の半導体素子の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、本発明による実施形態１の半導体素子の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、本発明による実施形態１の半導体素子の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、本発明による実施形態１の半導体素子の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、比較例１の半導体素子を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 実施例および比較例１、２の半導体素子の電流－電圧特性を示すグラフである。 （ａ）～（ｃ）は、本発明による実施形態２の半導体素子を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、本発明による実施形態３の半導体素子を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、本発明による実施形態４の半導体素子を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 本発明による実施形態４の半導体素子の製造方法の一例を示す図である。 （ａ）～（ｃ）は、本発明による実施形態４の半導体素子の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、本発明による実施形態４の半導体素子の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、本発明による実施形態４の半導体素子の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、参考例の半導体素子を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。 （ａ）～（ｃ）は、本発明による実施形態５の半導体素子を模式的に示す図であり、（ａ）は半導体素子の平面図、（ｂ）はＡ－Ａ’線に沿った断面図、（ｃ）はＢ－Ｂ’線に沿った断面図である。 本発明による実施形態６の半導体素子を模式的に示す断面図である。 本発明による実施形態７の半導体素子を模式的に示す断面図である。 （ａ）は、本発明による半導体素子を用いた液晶表示装置を模式的に示す断面図であり、（ｂ）は、（ａ）の液晶表示装置のアクティブマトリクス基板を模式的に示す上面図である。 （ａ）～（ｃ）は、それぞれ、アモルファスシリコン膜、多結晶シリコン膜および微結晶シリコン膜を例示する模式的な拡大断面図である。 （ａ）～（ｃ）は、本発明による実施形態１の半導体素子の他の構成を例示する模式図であり、（ａ）は平面図、（ｂ）および（ｃ）は、それぞれ、（ａ）に示すＡ－Ａ’線およびＢ－Ｂ’線に沿った断面図である。
符号の説明
　１　　　基板
　２　　　ゲート電極
　３　　　ゲート絶縁層
　４、７４　　　微結晶シリコン層
　４ａ、４ｂ、７４ａ、７４ｂ　微結晶シリコン層の領域
　４ｃ　　微結晶シリコン層のチャネル領域
　５　　　酸素含有シリコン層
　６ａ、６ｂ　　コンタクト層
　７　　　ソース電極
　８　　　ドレイン電極
　９　　　ギャップ部
　１０　　微結晶シリコン膜
　１１　　酸素含有シリコン膜
　１２　　ｎ+型シリコン膜
　１０’　微結晶シリコン加工膜
　１１’　酸素含有シリコン加工膜
　１２’　ｎ+型シリコン加工膜
　１５　　レジストパターン膜
　１６、１９　　側壁
　１７　　　エッチストップ層
　１８　　　窒化シリコン膜
　４０　　　シリコン層
　４０Ｌ　　下層
　４０Ｕ　　上層
　４０ａ、４０ｂ　シリコン層の領域
　４０ｃ　　シリコン層のチャネル領域
　７２　　　凹部
　７８　　　パッシベーション膜
　７９　　　平坦化膜
　８０　　　透明電極
　１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８　　　半導体素子
　２０１、２０２　　　半導体素子
　本発明は、シリコンを含む活性層と、ソースおよびドレイン電極と、活性層とソースおよびドレイン電極との間にそれぞれ配置された第１および第２コンタクト層とを備えた半導体素子において、活性層と第１および第２コンタクト層との間に酸素含有シリコン層をさらに備えることを特徴としている。「酸素含有シリコン層」とは、シリコンを含む材料からなり、活性層および第１、第２コンタクト層よりも高い濃度で酸素を含む層をいう。従って、シリコンおよび酸素に加えて他の材料が含まれていてもよい。
　本発明によると、活性層と第１および第２コンタクト層との間に設けられた酸素含有シリコン層が抵抗体として働くので、オフ電流を低減することが可能になる。一方、オン電流は、酸素含有シリコン層によってほとんど低下しない。その結果、半導体素子のオンオフ電流比（オン電流とオフ電流との比、以下、単に「オンオフ比」ともいう）を改善することができる。
　酸素含有シリコン層の酸素濃度は１×１０20ａｔｏｍｓ／ｃｍ3以上であることが好ましく、これにより、半導体素子のオフ電流をより確実に低減できる。より好ましくは１×１０21ａｔｏｍｓ／ｃｍ3以上である。酸素濃度が１×１０21ａｔｏｍｓ／ｃｍ3以上になると、酸素含有シリコン層の電気抵抗が急激に上昇するので、オフ電流を大幅に低減でき、オンオフ比をより効果的に高めることができる。一方、酸素濃度が１×１０23ａｔｏｍｓ／ｃｍ3を超えると、酸素含有シリコン層の電気抵抗が高くなりすぎて半導体素子の動作に支障をきたす可能性があるため、酸素濃度は１×１０23ａｔｏｍｓ／ｃｍ3以下であることが好ましい。なお、酸素含有シリコン層の酸素濃度は、例えば二次イオン質量分析（ＳＩＭＳ）によって測定することができる。
　酸素含有シリコン層の厚さは、酸素含有シリコン層の酸素濃度にもよるが、例えば１ｎｍ以上３０ｎｍ以下であることが好ましい。１ｎｍ以上であれば、オフ電流をより確実に低減できる。一方、３０ｎｍを超えると、酸素含有シリコン層の電気抵抗が大きくなりすぎてオン電流が低下してしまう可能性がある。
　酸素含有シリコン層は、活性層の表面酸化膜であってもよい。これにより、酸素含有シリコン層を形成するための製膜装置が不要となるので、半導体素子の生産性を向上できる。あるいは、酸素含有シリコン層は、ＣＶＤ法などによって活性層上に形成された堆積膜であってもよい。この場合、例えばプラズマＣＶＤ装置を用いて、活性層と酸素含有シリコン層とを連続して形成すると、製造工程数を低減できるので有利である。
　活性層は微結晶シリコン膜を含むことが好ましい。微結晶シリコン膜を活性層として用いた従来の微結晶シリコンＴＦＴでは、活性層の移動度が高いのでオン電流を大きくできるが、同時にオフ電流も大きくなってしまい、良好なオンオフ比が得られなかった。これに対し、本発明を微結晶シリコンＴＦＴに適用すると、オン電流を確保しつつオフ電流を低減できるので、オンオフ比を特に効果的に改善できる。
　ここで、微結晶シリコン膜について詳しく説明する。
　微結晶シリコン膜は、結晶質シリコン相と非晶質シリコン相とが混在した構造を有する。微結晶シリコン膜に占めるアモルファス相の体積率は例えば５％以上９５％以下の範囲で制御され得る。なお、アモルファス相の体積率は好ましくは５％以上４０％以下であり、これにより、ＴＦＴのオンオフ比をより効果的に改善できる。また、微結晶シリコン膜に対して可視光を用いたラマン散乱スペクトル分析を行うと、そのスペクトルは、結晶質シリコンのピークである５２０ｃｍ-1の波長で最も高いピークを有するとともに、アモルファスシリコンのピークである４８０ｃｍ-1の波長でブロードなピークを有する。４８０ｃｍ-1付近のアモルファスシリコンのピーク高さは、５２０ｃｍ-1付近にみられる結晶質シリコンのピーク高さの例えば１／３０以上１以下となる。
　比較のため、多結晶シリコン膜に対してラマン散乱スペクトル分析を行うと、アモルファス成分はほとんど確認されず、アモルファスシリコンのピークの高さはほぼゼロとなる。
　なお、多結晶シリコン膜を形成する際に、結晶化条件により、局所的にアモルファス相が残ってしまう場合があるが、そのような場合でも、多結晶シリコン膜に占めるアモルファス相の体積率は概ね５％未満であり、ラマン散乱スペクトル分析によるアモルファスシリコンのピーク高さは多結晶シリコンのピーク高さの概ね１／３０未満となる。
　このような微結晶シリコン膜は、ＣＣＰ（容量結合プラズマ）方式や、例えばＩＣＰ（誘導結合プラズマ）方式のような高密度プラズマＣＶＤによって形成できる。プラズマＣＶＤの条件によって、上述したピーク強度比を調整することが可能である。
　以下、図面を参照しながら、本発明の実施形態で好適に用いられる微結晶シリコン膜の構造を、多結晶シリコン膜およびアモルファスシリコン膜の構造と比較して説明する。
　図２１（ａ）～（ｃ）は、それぞれ、アモルファスシリコン膜、多結晶シリコン膜および微結晶シリコン膜を例示する模式的な拡大断面図である。
　アモルファスシリコン膜は、図２１（ａ）に示すように、アモルファス相から構成されている。このようなアモルファスシリコン膜は、通常、プラズマＣＶＤ法等によって基板９１の上に形成される。
　多結晶シリコン膜は、図２１（ｂ）に示すように、結晶粒界９２によって規定された複数の結晶粒９３からなる。また、多結晶シリコン膜はほぼ結晶シリコンで構成されており、多結晶シリコン膜に占める結晶粒界９２の体積率は極めて小さい。多結晶シリコン膜は、例えば、基板９１の上に形成されたアモルファスシリコン膜に対し、レーザーや熱による結晶化工程を行うことによって得られる。
　微結晶シリコン膜は、図２１（ｃ）に示すように、微結晶粒９４と、アモルファス相からなる結晶粒界９５とを含んでいる。また、微結晶シリコン膜の基板側には、薄いアモルファス層（以下、「インキュベーション層」という）９６が形成されている。この例では、粒晶粒界９５およびインキュベーション層９６が、微結晶シリコン膜の「アモルファス相」９７となり、複数の微結晶粒９４が「結晶質シリコン相」となる。
　また、図２１（ｃ）に示す例では、各微結晶粒９４は、微結晶シリコン膜の厚さ方向に沿って、インキュベーション層９６上から微結晶シリコン膜の上面まで柱状に延びている。このような微結晶シリコン膜は、例えば、水素ガスで希釈したシランガスを原料ガスとして、アモルファスシリコン膜の作製方法と同様のプラズマＣＶＤ法を用いて形成できる。
　微結晶粒９４は、多結晶シリコン膜の結晶粒９３（図２１（ｂ））よりも小さい。透過型電子顕微鏡（ＴＥＭ）を用いて、微結晶シリコン膜の断面を観察すると、微結晶粒９４の平均粒径は２ｎｍ以上３００ｎｍ以下である。従って、微結晶粒９４の結晶断面が半導体素子の大きさに比べて十分に小さくなるので、半導体素子の特性を均一化することができる。
　インキュベーション層９６は、微結晶シリコン膜の成膜初期に成長しやすい。インキュベーション層９６の厚さは、微結晶シリコン膜の成膜条件にもよるが、例えば数ｎｍである。ただし、特に高密度プラズマＣＶＤを用いる場合など、微結晶シリコン膜の成膜条件、成膜方法によってはインキュベーション層９６はほとんどみられない場合もある。
　図２１（ｃ）に示す微結晶シリコン膜では、各微結晶粒９４は基板９１の略法線方向に延びる柱状であるが、微結晶シリコン膜の構造は、微結晶シリコン膜の形成方法や条件によって異なり、図示する構造に限定されない。ただし、微結晶シリコン膜の構造にかかわらず、微結晶シリコン膜におけるアモルファス相の体積率およびピーク強度比（結晶質シリコンのピーク高さに対するアモルファスシリコンのピーク高さの比）は、上述した範囲内であることが好ましく、これにより、高いオン特性を有するＴＦＴを実現できる。
　本発明は、チャネルエッチング型の微結晶シリコンＴＦＴに特に好適に適用され得る。従来は、微結晶シリコン膜を用いてチャネルエッチング型のＴＦＴを形成すると、チャネルエッチングによって微結晶シリコンがダメージを受けやすく、基板面内のエッチングレートばらつきに起因して基板面内の移動度等の特性ばらつきが発生しやすいという問題があった。これに対し、本実施形態では、酸素含有シリコン層をエッチストップ層として利用することによって、第１および第２コンタクト層を選択的にエッチングすることが可能になるので、基板面内の特性ばらつきを抑えることができる。従って、微結晶シリコンＴＦＴの特性および信頼性を向上させるとともに、生産性も向上できる。
　さらに、本実施形態の半導体素子は、ボトムゲート構造を有する微結晶シリコンＴＦＴであることが好ましい。従来のアモルファスシリコンＴＦＴの多くはボトムゲート構造であるので、従来のアモルファスシリコンＴＦＴの作製に使用している製造設備を利用することができ、量産性の高いプロセスを実現できる。
　本発明の半導体素子は、アクティブマトリクス基板などの回路基板、そのような回路基板を備えた液晶表示装置や有機エレクトロルミネセンス表示装置などの表示装置、および撮像装置などのＴＦＴを備えた装置に広く適用され得る。
　（実施形態１）
　以下、図面を参照しながら、本発明による半導体素子の実施形態１を説明する。本実施形態の半導体素子は、微結晶シリコン膜を活性層とする微結晶シリコンＴＦＴである。
　図１は、本実施形態による半導体素子の構成を模式的に示す図であり、図１（ａ）は半導体素子の平面図、図１（ｂ）は図１（ａ）のＡ－Ａ’線に沿った断面図、および図１（ｃ）は図１（ａ）のＢ－Ｂ’線に沿った断面図である。
　半導体素子１０１は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴであり、ガラス基板などの基板１と、基板１の上に形成されたゲート電極２と、基板１の上にゲート電極２を覆うように形成されたゲート絶縁層３と、ゲート絶縁層３の上に形成された微結晶シリコン層４と、酸素含有シリコン層５と、コンタクト層６ａ、６ｂと、コンタクト層６ａ、６ｂの上に形成されたソース電極７およびドレイン電極８とを備えている。微結晶シリコン層４は活性層として機能し、チャネル領域４ｃと、チャネル領域４ｃの両側にそれぞれ位置する第１および第２領域４ａ、４ｂとを有している。第１領域４ａは、コンタクト層６ａを介してソース電極７と電気的に接続されている。また、第２領域４ｂは、コンタクト層６ｂを介してドレイン電極８と電気的に接続されている。ゲート電極２は、微結晶シリコン層４に対して、ゲート絶縁層３を介して配置されており、チャネル領域４ｃの導電性を制御する。酸素含有シリコン層５は、微結晶シリコン層４とコンタクト層６ａ、６ｂとの間に配置されている。また、本実施形態では、酸素含有シリコン層５、コンタクト層６ａ、６ｂ、ソース電極７およびドレイン電極８は、チャネル領域４ｃの上に位置しないようにパターニングされており、これによって、チャネル領域４ｃ上にギャップ部９が形成されている。
　微結晶シリコン層４は、図２１（ｃ）を参照しながら説明したように、複数の柱状の微結晶粒とアモルファス相からなる結晶粒界とを有している。微結晶シリコン層４に占めるアモルファス相の体積率は例えば５％以上４０％以下である。また、ラマン散乱スペクトル分析によるアモルファス相のピーク高さは、微結晶部分のピーク高さの１／１０～１／３倍である。なお、微結晶シリコン層４の代わりに、アモルファスシリコン層や多結晶シリコン層を活性層として用いてもよい。
　コンタクト層６ａ、６ｂは、微結晶シリコン層４とソース電極７およびドレイン電極８との間の電気的導通を良好にするために設けられており、例えばｎ+型シリコンを用いて形成されている。なお、コンタクト層６ａ、６ｂは、多結晶シリコン層、微結晶シリコン層またはアモルファスシリコン層などの単一の層であってもよいし、これらの層のうち少なくとも１つを含む積層構造を有していてもよい。
　半導体素子１０１では、ソース電極７とドレイン電極８との間に電流が流れる。例えば、ソース電極７からドレイン電極８の方向に電流が流れるとき、この電流は、ソース電極７からコンタクト層６ａおよび酸素含有シリコン層５を経由して、微結晶シリコン層４のチャネル領域４ｃを流れ、その後、再び酸素含有シリコン層５およびコンタクト層６ｂを経由してドレイン電極８に達する。このように、ソース電極７とドレイン電極８との間を流れる電流の経路上に、微結晶シリコン層４よりも高抵抗の酸素含有シリコン層５が設けられており、オフ状態では、酸素含有シリコン層５がそのまま抵抗となるので、オフ電流を低減させることができる。一方、オン状態では、ゲート電極２に印加した電圧により、微結晶シリコン層４には可動電荷が集められている。そのため、ソース電極７と微結晶シリコン層４の間、ドレイン電極８と微結晶シリコン層４の間の電流は、トンネル効果によって低い抵抗で流れることができ、酸素含有シリコン層５の抵抗によって大きく影響を受けない。従って、オンオフ比を従来よりも大幅に高めることができる。なお、ドレイン電極８からソース電極７へ電流が流れるときにはこの逆の経路であって、同様に考えてよい。
　また、本実施形態では、活性層として、アモルファスシリコン層よりも高い移動度を有する微結晶シリコン層４を用いているので、従来のアモルファスシリコンＴＦＴよりも大きなオン電流を流すことができ、優れたオン特性が得られる。
　なお、図示しないが、一般的なＴＦＴと同様に、ソース電極７及びドレイン電極８の上部に、ギャップ部９とその周辺を覆うようにパッシベーション膜が設けられ得る。このパッシベーション膜は、窒化シリコン等の無機材料による膜、あるいはアクリル樹脂等の有機膜であってもよく、これらの積層物であってもよい。本実施形態および以下に述べる実施形態では、そのようなパッシベーション膜を有していない半導体素子を例として用いているが、パッシベーション膜を設けた半導体素子も本発明の半導体素子に含まれる。
　本実施形態および以下に述べる実施形態では、酸素含有シリコン層５は、微結晶シリコン層４とコンタクト層６ａ、６ｂに接しているが、酸素含有シリコン層５は、ソース電極７およびドレイン電極８の間の電流経路上に形成されていればよく、微結晶シリコン層４およびコンタクト層６ａ、６ｂに接していなくてもよい。例えば、酸素含有シリコン層５と微結晶シリコン層４との間にアモルファスシリコン層が設けられていてもよい。同様に、酸素含有シリコン層５とコンタクト層６ａ、６ｂの間にアモルファスシリコン層が設けられてもよい。
　また、微結晶シリコン層４は単層であるが、微結晶シリコン４は積層構造を有していてもよい。さらに、半導体素子１０１の活性層は、微結晶シリコン層４のみから構成されている必要はなく、例えば微結晶シリコン層とアモルファスシリコン層との積層構造を有していてもよい。ゲート電極２、ソース電極７およびドレイン電極８も単一の金属層などの導電物層から構成される必要はなく、同一または複数の導電物層からなる積層構造を有していてもよい。
　基板１としては、ガラス基板の他に、プラスチック基板などの絶縁基板を用いることもできる。あるいは、表面に絶縁膜を有するステンレス基板を用いてもよい。なお、基板１は透明基板でなくてもよい。
　図示していないが、ゲート絶縁層３には、ゲート電極２に所定の電圧等の電気信号を入力するための開口部が適宜設けられ得る。従って、フォトリソグラフィ等の手法によってそのような開口部を設けた半導体素子も本発明の半導体素子に含まれる。ゲート電極２、ソース電極７およびドレイン電極８は、開口部や配線によって適切に接続され、外部から電気信号を入力できるような構成を有していてもよい。
　＜半導体素子１０１の製造方法＞
　次に、図面を参照しながら、本実施形態の半導体素子１０１の製造方法の一例を説明する。
　図２は、本実施形態の製造方法の概略を説明するための図である。図２に示すように、半導体素子１０１の製造方法は、ゲート電極を形成するゲート電極形成工程Ｓ７１、ゲート絶縁層および活性層となる島状の半導体層を形成するゲート絶縁層・半導体層形成工程Ｓ７２、ソースおよびドレイン電極を形成するソース・ドレイン電極形成工程Ｓ７３、および、ソースおよびドレイン電極を電気的に分離するソース・ドレイン分離工程Ｓ７４を含む。
　以下、図３～図６を参照しながら工程毎に詳しく説明する。図３～図６は、半導体素子１０１の製造方法を説明するための工程図である。図３（ａ）は平面図、図３（ｂ）は図３（ａ）に示すＡ－Ａ’線に沿った断面図、図３（ｃ）は図３（ａ）に示すＢ－Ｂ’線に沿った断面図である。図４～図６も同様であり、各図の（ａ）は平面図、各図の（ｂ）は、対応する平面図のＡ－Ａ’線に沿った断面図、各図の（ｃ）は、対応する平面図のＢ－Ｂ’線に沿った断面図である。
　（１）ゲート電極形成工程Ｓ７１
　図３（ａ）～（ｃ）に示すように、基板１の上にゲート金属膜を形成し、これをパターニングすることによりゲート電極２を形成する。
　具体的には、まず、アルゴン（Ａｒ）ガスを用いたスパッタ法により、ガラス基板などの基板１の上にモリブデン（Ｍｏ）を０．２μｍの厚さで堆積してゲート金属膜（図示せず）を形成する。ゲート金属膜を形成する際の基板１の温度は２００～３００℃とする。
　続いて、ゲート金属膜の上にフォトレジスト材料によるレジストパターン膜（図示せず）を形成し、このレジストパターン膜をマスクとしてゲート金属膜のパターニングを行う（フォトリソグラフィ工程）。これにより、ゲート電極２を得る。ゲート金属膜のエッチングには例えばウェットエッチング法を用いる。エッチャントとしては、１０～８０重量％の燐酸、１～１０重量％の硝酸、１～１０重量％の酢酸、及び残部水からなる溶液を用いることができる。エッチング終了後、レジストパターン膜を有機アルカリを含む剥離液を用いて除去する。
　ゲート電極２の材料は、モリブデン（Ｍｏ）の他に、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料であってもよい。ゲート電極２は、上記材料を用いた単一の層であってもよいし、積層構造を有していてもよい。例えば、ゲート電極２は、チタンおよびアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層膜であってよく、チタンおよび銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、あるいは銅およびモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜であってもよい。
　ゲート金属膜の形成方法としては、スパッタ法の他、蒸着法等を用いることもできる。ゲート金属膜の厚さも特に限定されない。また、ゲート金属膜のエッチング方法も、上述したウェットエッチング法に限定されず、塩素（Ｃｌ2）ガス及び三塩化ホウ素（ＢＣｌ3）ガス、四フッ化炭素（ＣＦ4）ガス、酸素（Ｏ2）等を組み合わせたドライエッチング法等を用いることもできる。
　（２）ゲート絶縁層および半導体層形成工程Ｓ７２
　次いで、図４（ａ）～（ｃ）に示すように、ゲート電極２の上に、ゲート絶縁層３、微結晶シリコン膜１０および酸素含有シリコン膜１１をこの順に形成する。
　まず、ゲート電極２が形成された基板１に、プラズマ化学的気相成長（ＰＥＣＶＤ）法により、窒化シリコン（ＳｉＮx）からなるゲート絶縁層（厚さ：例えば０．４μｍ）３を形成する。本実施形態では、ゲート絶縁層３の形成を、平行平板型（容量結合型）の電極構造を有する成膜チャンバーを用いて、基板温度：３００°Ｃ、圧力：５０～３００Ｐａ、電力密度：１０～２０ｍＷ／ｃｍ2の条件下で行う。また、成膜用のガスとして、シラン（ＳｉＨ4）、アンモニア（ＮＨ3）、及び窒素（Ｎ2）の混合ガスを用いる。
　続いて、同一の成膜チャンバーを用いて、微結晶シリコン膜（厚さ：例えば０．１２μｍ）１０を形成する。本実施形態では、微結晶シリコン膜１０の形成は、基板温度：２５０～３００°Ｃ、圧力：５０～３００Ｐａ、電力密度：５～３０ｍＷ／ｃｍ2という条件で行い、成膜用のガスとして水素ガスで希釈したシランガスを用いる。シラン（ＳｉＨ4）と水素（Ｈ2）との流量比は１：２００～１：１０００とする。
　この後、微結晶シリコン膜１０が形成された基板１を成膜チャンバーから取り出し、酸素を含んだ空気中に晒す。このときの基板温度を１５～３０℃、空気中に晒す時間は２４～４８時間とする。これにより、微結晶シリコン膜１０の表面が酸化されて表面酸化膜（酸素含有シリコン膜）１１が得られる。本実施形態では、酸素含有シリコン膜１１の厚さは１～１０ｎｍ、酸素濃度は１×１０21～１×１０22ａｔｏｍｓ／ｃｍ3である。なお、空気中に晒す際の基板温度、時間などは上記温度、時間に限定されず、適宜選択される。また、酸素含有シリコン膜１１を形成する前に、微結晶シリコン膜１０の上に表面酸化膜が形成されている場合には、その表面酸化膜をフッ化水素水で一旦除去した後、上記方法で酸素含有シリコン膜１１を形成してもよい。
　酸素含有シリコン膜１１の形成方法は、酸素を含むシリコン膜を形成できる方法であればよく、オゾンを用いた表面酸化法、酸素プラズマによる酸化法、酸化性薬品による酸化法などによって、微結晶シリコン膜１０の表面酸化膜を形成してもよい。あるいは、ＰＥＣＶＤ法などを用いて、微結晶シリコン膜１０の上に酸化シリコン膜などの酸素とシリコンとを含有した膜を形成してもよい。
　続いて、酸素含有シリコン膜１１の上にｎ+型シリコン膜（厚さ：例えば０．０５μｍ）を形成した後、フォトリソグラフィにより微結晶シリコン膜１０、酸素含有シリコン膜１１およびｎ+型シリコン膜のパターニングを行う。これにより、図５（ａ）～（ｃ）に示すように、島状の微結晶シリコン加工膜１０’、酸素含有シリコン加工膜１１’、ｎ+型シリコン加工膜１２’を得る。これらの加工膜１０’、１１’、１２’は、図５（ｂ）に示すように、チャネル方向に沿った断面においてゲート電極２を覆うようなパターンを有している。
　ｎ+型シリコン膜の形成は、ＰＥＣＶＤ法を用いて行うことができる。本実施形態では、平行平板型（容量結合型）の電極構造をもつ成膜チャンバーを用いて、基板温度：２５０～３００°Ｃ、圧力：５０～３００Ｐａ、電力密度：１０～２０ｍＷ／ｃｍ2の条件下で行う。また、成膜用のガスとして、シラン（ＳｉＨ4）と水素（Ｈ2）とホスフィン（ＰＨ3）との混合ガスを用いる。
　微結晶シリコン膜１０、酸素含有シリコン膜１１およびｎ+型シリコン膜のパターニングは、ｎ+型シリコン膜上に形成したレジストパターン膜をマスクとして用いて行う（フォトリソグラフィ工程）。ここでは、エッチング方法として、塩素（Ｃｌ2）ガスを主として用いたドライエッチング法を用いる。この後、レジストパターン膜を、有機アルカリを含む剥離液を用いて除去する。
　（３）ソース・ドレイン電極形成工程Ｓ７３
　ｎ+型シリコン加工膜１２’およびゲート絶縁層３の上にソース・ドレイン電極形成用の導電膜を形成する。本実施形態では、アルゴン（Ａｒ）ガスを用いたスパッタ法により、基板１の表面にモリブデン（Ｍｏ）を０．２μｍの厚さで堆積することにより、導電膜（厚さ：例えば０．２μｍ）を形成する。導電膜を形成する際の基板温度は２００～３００°Ｃとする。
　この後、図６（ａ）～（ｃ）に示すように、導電膜上にレジストパターン膜１５を形成し、これをマスクとして導電膜のパターニングを行うことにより、ソース電極７およびドレイン電極８を得る。
　導電膜のパターニングは、例えばウェットエッチング法を用いて行うことができる。本実施形態では、エッチャントとして、１０～８０重量％の燐酸、１～１０重量％の硝酸、１～１０重量％の酢酸、および残部水からなる溶液を用いる。ソース電極７およびドレイン電極８上のレジストパターン膜１５は、エッチング終了後も除去することなく次工程まで残す。
　なお、ソース電極７およびドレイン電極８の材料は、モリブデン（Ｍｏ）の他に、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料であってもよい。ソース電極７およびドレイン電極８は、上記材料を用いた単一の層であってもよいし、積層構造を有していてもよい。例えば、ソース電極７およびドレイン電極８は、チタンおよびアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層膜であってよく、チタンおよび銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、あるいは銅およびモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜であってもよい。
　ソース・ドレイン電極形成用の導電膜の形成方法としては、スパッタ法の他、蒸着法等を用いることもできる。また、導電膜の形成方法も上述したエッチャントを用いたウェットエッチングに限定されない。さらに、導電膜の厚さも上記の厚さに限定されない。
　（４）ソース・ドレイン分離工程Ｓ７４
　続いて、酸素含有シリコン加工膜１１’およびｎ+型シリコン加工膜１２’のうち、ソース電極７およびドレイン電極８に覆われていない部分を除去する。このとき、微結晶シリコン膜１０のうちソース電極７およびドレイン電極８に覆われない部分では、オーバーエッチングによって表面の一部が除去され、他の部分よりも薄くなる。これにより、酸素含有シリコン加工膜１１’およびｎ+型シリコン加工膜１２’から、それぞれ、酸素含有シリコン層５およびコンタクト層６ａ、６ｂを得る。また、微結晶シリコン膜１０は微結晶シリコン層４となる。エッチング後、レジストパターン膜１５を除去する。このようにして、図１（ａ）～（ｃ）に示す半導体素子１０１が得られる。
　本実施形態では、酸素含有シリコン加工膜１１’およびｎ+型シリコン加工膜１２’のエッチングには、塩素（Ｃｌ2）ガスを用いたドライエッチング法を用いる。レジストパターン膜１５は、エッチング終了後に有機アルカリを含む剥離液を用いて除去する。なお、エッチング方法は上記の方法に限定されない。
　上述した一連のプロセス中に、半導体素子１０１の微結晶シリコン層４、酸素含有シリコン層５およびコンタクト層６ａ、６ｂの端部から構成される側壁１６（図１（ｂ））が大気等に晒され、その結果、側壁１６上に酸化層を生じる場合がある。しかしながら、その酸化の程度は本発明の効果に影響を与えるものではなく、本実施形態の半導体素子は、このような酸化層が形成された半導体素子も含む。
　なお、図１に示す例では、半導体層（微結晶シリコン層４）は島状であるが、島状でなくてもよい。図２２は、本実施形態の半導体素子の他の例を示す図であり、図２２（ａ）は半導体素子の平面図、図２２（ｂ）は図２２（ａ）のＡ－Ａ’線に沿った断面図、および図２２（ｃ）は図２２（ａ）のＢ－Ｂ’線に沿った断面図である。簡単のため、図１と同様の構成要素には同じ参照符号を付して説明を省略する。
　半導体素子１０８では、ギャップ部９を除いて、ソース・ドレイン電極７、８、ソース配線（図示せず）、コンタクト層６ａ、６ｂのパターンと、半導体層（微結晶シリコン層）４のパターンとは略同一である。
　半導体素子１０８は、上述した半導体素子１０１の製造方法と同様の方法で作製できる。ただし、ハーフトーン露光を用いると、レジストパターン膜の形成回数を減らすことができ、フォトレジスト材料などのレジストパターン膜形成のための生産材料を削減できるので有利である。
　ハーフトーン露光を用いたプロセスは、例えばＣ．Ｗ．Ｋｉｍ等によるＳＩＤ　２０００　ＤＩＧＥＳＴ、ｐｐ１００６－１００９に記載されている。具体的には、まず、ゲート電極２およびゲート絶縁膜３が形成された基板上に、微結晶シリコン層を形成するための微結晶シリコン膜、酸素含有シリコン層を形成するための酸素含有シリコン膜、コンタクト層を形成するためのｎ+シリコン膜、ソース・ドレイン電極を形成するための導電膜をこの順で形成する。この後、ハーフトーン露光を用いて、導電膜のソース・ドレイン電極となる部分で厚く、ギャップ部となる部分で薄いレジストパターンを形成する。次いで、レジストパターンをマスクとして、導電膜、ｎ+シリコン膜、酸素含有シリコン膜および微結晶シリコン膜のパターニングを行う（第１回目の加工）。続いて、ドライエッチングなどによってレジストパターン全体を薄くすることにより、レジストパターンの薄い部分を除去して開口部を形成する。その後、開口部が形成されたレジストパターンをマスクとして、導電膜、ｎ+シリコン膜および酸素含有シリコン膜のパターニングを行う（第２回目の加工）。このようにして、同一のレジストパターンを利用して、導電膜、ｎ+シリコン膜、酸素含有シリコン膜、および微結晶シリコン膜のパターニングを行い、これらの膜から、それぞれ、ソース・ドレイン電極７、８、コンタクト層６ａ、６ｂ、酸素含有シリコン層５、および微結晶シリコン層４を形成することができる。
　（実施例および比較例）
　次に、実施例および比較例の半導体素子を作製し、その特性を評価したので、その方法および結果を説明する。
　まず、図２～図６を参照しながら上述した方法と同様の方法で、図１（ａ）～（ｃ）に示す半導体素子１０１と同様の構成を有する実施例の半導体素子を作製した。実施例では、半導体素子のチャネル長Ｌを３μｍ、ソース電極およびドレイン電極の幅（以下、単に「電極幅」とする）Ｗを２０μｍとした。なお、ここでは、オフセット部を考慮せず、基板表面と平行な面内（基板面内）におけるソース－ドレイン間の距離、すなわち、基板面内における第１および第２コンタクト層間の距離を「チャネル長Ｌ」とした。また、基板面内において、チャネル長Ｌと直交する方向に沿ったソース電極およびドレイン電極の幅を「ソース電極およびドレイン電極の幅Ｗ」とした。
　また、比較のため、酸素含有シリコン層を有していない点以外は、実施例の半導体素子と同様の構成を有する半導体素子を作製し、比較例１とした。チャネル長Ｌおよび電極幅Ｗも、実施例のチャネル長Ｌおよび電極幅Ｗと同じとした。
　図７（ａ）は、比較例１の半導体素子２０１の模式的な平面図であり、図７（ｂ）は図７（ａ）のＡ－Ａ’線に沿った断面図、および図７（ｃ）は図７（ａ）のＢ－Ｂ’線に沿った断面図である。簡単のため、半導体素子２０１の構成要素のうち、図１に示した半導体素子１０１と同様の構成要素には同じ参照番号を付し、その説明を省略する。
　比較例１では、微結晶シリコン層４を形成するための微結晶シリコン膜と、コンタクト層６ａ、６ｂを形成するためのｎ+型シリコン膜とを、ＰＥＣＶＤ法を用いて、真空中で連続的に形成した。従って、半導体素子２０１では、微結晶シリコン層４とコンタクト層６ａ、６ｂとの間に酸素を含む層が形成されなかった。その他の作製方法および条件は、実施例の半導体素子の作製方法および条件と同様とした。
　さらに、活性層としてアモルファスシリコン層を用いる点以外は、比較例１の半導体素子２０１（図７）と同様の構成を有する半導体素子を作製し、比較例２とした。チャネル長Ｌおよび電極幅Ｗも、実施例および比較例１のチャネル長Ｌおよび電極幅Ｗと同じとした。
　比較例２では、活性層となるアモルファスシリコン層を形成するためのアモルファスシリコン膜を、ＰＥＣＶＤ法を用いて、基板温度：２５０～３００°Ｃ、圧力：５０～３００Ｐａ、電力密度：５～１５ｍＷ／ｃｍ2の条件下で形成した。成膜用のガスとして、シラン（ＳｉＨ4）および水素（Ｈ2）を用いた。シランと水素の流量比を１：５～１：１５とした。その他の作製方法および条件は、比較例１の半導体素子の作製方法および条件と同様とした。
　続いて、実施例および比較例１、２の半導体素子のＴＦＴ特性を求めた。ここでは、各半導体素子について、ドレイン電極の電位を０Ｖ（一定）、ソース電極の電位を１０Ｖ（一定）として、ドレイン電極を基準としたゲート電極の電位Ｖｇ（ゲート電圧）を変化させて、ソース電極からドレイン電極へ流れる電流Ｉｄ（ドレイン電流）を測定した。
　図８は、実施例および比較例１、２の半導体素子の電流－電圧特性を示すグラフであり、縦軸はドレイン電流Ｉｄ（Ａ）、横軸はゲート電圧Ｖｇ（Ｖ）を表わしている。また、表１は、実施例および比較例１、２の半導体素子における、ゲート電圧Ｖｇが－２０Ｖ、－１０Ｖ、１０Ｖおよび２０Ｖのときのドレイン電流Ｉｄの測定結果である。この測定結果に基づいて、各半導体素子のオンオフ比を算出した結果を表２に示す。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　これらの結果からわかるように、実施例の半導体素子のオン電流および移動度は、比較例１の半導体素子のオン電流および移動度よりもやや低下したが、実施例の半導体素子のオフ電流は比較例１の半導体素子のオフ電流よりも大幅に低減していた。その結果、実施例の半導体素子では、比較例１の半導体素子よりも高いオンオフ比が得られることが確認された。特にゲート電圧Ｖｇが－２０Ｖのとき、実施例の半導体素子のオフ電流は、比較例１の半導体素子と比べて極めて小さく、オンオフ比（オン電流（Ｖｇ＝２０Ｖ）／オフ電流（Ｖｇ＝－２０Ｖ））を２桁以上も改善できることがわかった。
　このように、コンタクト層と活性層との間に酸素含有シリコン層を設けることにより、オフ特性を改善でき、特に液晶表示装置に有用な半導体素子が得られる。これは酸素含有シリコン層が半導体素子に直列に接続された電気抵抗として機能するためと考えられる。
　また、微結晶シリコンからなる活性層を用いた実施例および比較例１の半導体素子は、アモルファスシリコンからなる活性層を用いた比較例２の半導体素子よりも、十分に高いオン特性を有することを確認した。
　なお、比較例２の半導体素子は、移動度の低いアモルファスシリコンを用いているのでオフ電流およびオン電流が共に極めて低く、その結果として、高いオンオフ特性が得られた。しかしながら、前述したように、移動度およびオン電流が低いので、比較例２の半導体素子を液晶表示装置などに適用しても、高画質化や低消費電力化を実現することは困難と考えられる。
　上記の測定結果から、実施例の半導体素子が液晶表示装置に好適に使用され得ることがわかる。この理由を以下に説明する。
　液晶表示装置では、スイッチング素子を介して画素電極に書き込んだ電位によって液晶に所定の電界を加え、液晶の透過率を制御して表示を行う。このため、スイッチング素子として機能するＴＦＴ（画素用ＴＦＴ）のオフ電流が大きいと、表示特性を低下させる要因となる。画素電極電位を保持するためには、図８で特性を示した程度のサイズの半導体素子であれば、オフ電流が１０～１００ｐＡ程度以下であることが好ましく、これを大きく超えると表示品位が低下するおそれがある。具体的には、オフ電流が大きいと、フリッカーが発生したり、中間調表示で表示ムラが生じる可能性がある。一方、液晶表示装置の画素用ＴＦＴに印加するゲート電圧Ｖｇは、低い側では、－２０Ｖ程度までは良く用いられる。
　実施例の半導体素子は、ゲート電圧Ｖｇが－２０Ｖのときでも十分低いオフ電流を有し、オンオフ比に優れており、かつ、アモルファスシリコンＴＦＴよりも優れた移動度を有している。そのため、１２０ヘルツの倍速駆動等による表示品位の優れた液晶表示装置、低消費電力の液晶表示装置、またはより大型の液晶表示装置等の画素用ＴＦＴとして好適に適用できる。さらに、これらの液晶表示装置の周辺回路にも使用され得る。
　（実施形態２）
　以下、図面を参照しながら、本発明による半導体素子の第２の実施形態を説明する。
　図９は、本実施形態の半導体素子を模式的に示す図であり、図９（ａ）は半導体素子の平面図、図９（ｂ）は図９（ａ）のＡ－Ａ’線に沿った断面図、図９（ｃ）は図９（ａ）のＢ－Ｂ’線に沿った断面図である。簡単のため、図１（ａ）～（ｃ）に示す半導体素子１０１と同様の構成要素には同じ参照番号を付し、その説明を省略する。
　半導体素子１０２は、実施形態１と同様に、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴである。半導体素子１０２は、酸素含有シリコン層５が微結晶シリコン層４の上面全体を覆っている点で半導体素子１０１と異なっている。すなわち、酸素含有シリコン層５は、微結晶シリコン層４と同様の平面形状を有しており、チャネル領域４ｃ上にも形成されている。また、微結晶シリコン層５は、半導体素子１０１の微結晶シリコン層４のようにオーバーエッチングによって部分的に薄膜化されておらず、略均一な厚さを有している。
　半導体素子１０２は、図２を参照しながら説明した工程に沿って製造される。ゲート電極形成工程Ｓ７１からソース・ドレイン電極形成工程Ｓ７３までの工程は、図３～図６を参照しながら前述した実施形態１における各工程と同様である。ただし、ソース・ドレイン分離工程Ｓ７４は、実施形態１と異なり、以下のようにして行う。
　再び図６を参照する。本実施形態のソース・ドレイン分離工程では、レジストパターン膜１５を用いて、ソース電極７およびドレイン電極８に覆われていない部分のｎ+型シリコン加工膜１２’をエッチングする。エッチング方法としては、実施形態１と同様に、塩素（Ｃｌ2）ガスを主として用いたドライエッチング法により行うことができる。本実施形態では、ｎ+型シリコン加工膜１２’のエッチングの際に、酸素含有シリコン加工膜１１’をエッチストッパ層として用いる。これにより、酸素含有シリコン加工膜１１’はエッチングされずに半導体素子の最終形態まで残り、酸素含有シリコン層５となる。エッチングを行った後、レジストパターン膜１５を有機アルカリを含む剥離液を用いて除去する。このようにして、図９（ａ）～（ｃ）に示すような半導体素子１０２を得る。
　上記方法によると、微結晶シリコン層４は、ソース・ドレイン分離工程で行われるエッチングの際にダメージを受けないので、ギャップ部９に位置する微結晶シリコン層（残膜）の厚さや特性が基板面内でばらつくことを防止できる。よって、移動度、閾値等の半導体特性の基板面内におけるばらつきが生じにくく、大型基板に半導体素子を製造する際にも高い生産性が得られる。
　本実施形態によると、実施形態１の半導体素子と同様に、酸素含有シリコン層５によってオフ電流が低減されるので、酸素含有シリコン層を有していない半導体素子よりも高いオンオフ比が得られる。また、半導体素子１０２の製造工程において、酸素含有シリコン層５をエッチストップ層として機能させることにより、特に大型基板における生産性を向上できる。
　（実施形態３）
　以下、図面を参照しながら、本発明による半導体素子の実施形態３を説明する。
　図１０は、本実施形態の半導体素子の構成を模式的に示した図であり、図１０（ａ）は半導体素子の平面図、図１０（ｂ）は図１０（ａ）のＡ－Ａ’線に沿った断面図、図１０（ｃ）は図１０（ａ）のＢ－Ｂ’線に沿った断面図である。簡単のため、図１（ａ）～（ｃ）に示す半導体素子１０１と同様の構成要素には同じ参照番号を付し、その説明を省略する。
　半導体素子１０３は、実施形態１と同様に、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴである。半導体素子１０３では、実施形態１の半導体素子１０１と同様に、酸素含有シリコン層５は微結晶シリコン層４のうちギャップ部９に位置する部分上には形成されておらず、コンタクト層６ａ、６ｂと同じ平面形状を有している。ただし、本実施形態の微結晶シリコン層４は、オーバーエッチングによって部分的に薄膜化されておらず、略均一な厚さを有している点で、実施形態１の半導体素子１０１の微結晶シリコン層４と異なっている。
　半導体素子１０３は、上述した実施形態２の半導体素子１０２と同様の方法で製造される。ただし、本実施形態では、ソース・ドレイン分離工程において、エッチングマスクであるレジストパターン膜を除去する前に、追加のエッチング工程を行って、エッチストップ層として用いた酸素含有シリコン膜の一部を除去する。以下、具体的に説明する。
　再び図６を参照する。本実施形態のソース・ドレイン分離工程では、レジストパターン膜１５を用いて、ソース電極７およびドレイン電極８に覆われていない部分のｎ+型シリコン加工膜１２’をエッチングする。エッチング方法としては、実施形態２と同様に、酸素含有シリコン加工膜１１’をエッチストッパ層として用いて、塩素（Ｃｌ2）ガスを主として用いたドライエッチング法により行うことができる。この後、追加のエッチングを行う。追加のエッチングは、０．１～５重量％のフッ化水素水に基板１を３０～１８００秒間浸漬することによって行う。このとき、フッ化水素水の濃度と浸漬時間とを適宜選択することによって、微結晶シリコン層４にほとんどダメージを与えることなく、酸素含有シリコン加工膜１１’のうちレジストパターン膜１５から露出した部分を除去することができる。これにより、酸素含有シリコン加工膜１１’から酸素含有シリコン層５が形成される。続いて、有機アルカリを含む剥離液を用いてレジストパターン膜１５を除去する。このようにして、図１０（ａ）～（ｃ）に示すような半導体素子１０３を得る。
　上記方法によると、微結晶シリコン層４は、ソース・ドレイン分離工程で行われるエッチングの際にダメージを受けないので、ギャップ部９に位置する微結晶シリコン層（残膜）の厚さや特性が基板面内でばらつくことを防止できる。よって、移動度、閾値等の半導体特性の基板面内におけるばらつきが生じにくく、大型基板に半導体素子を製造する際にも高い生産性が得られる。
　従って、本実施形態の半導体素子１０３は、実施形態２の半導体素子１０２と同様に、基板面内における特性のばらつきが少なく、かつ、オンオフ比に優れた半導体特性を示す。
　（実施形態４）
　以下、図面を参照しながら、本発明による半導体素子の実施形態４を説明する。
　図１１は、本実施形態の半導体素子の構成を模式的に示した図であり、図１１（ａ）は半導体素子の平面図、図１１（ｂ）は図１１（ａ）のＡ－Ａ’線に沿った断面図、図１１（ｃ）は図１１（ａ）のＢ－Ｂ’線に沿った断面図である。簡単のため、図１（ａ）～（ｃ）に示す半導体素子１０１と同様の構成要素には同じ参照番号を付し、その説明を省略する。
　半導体素子１０４は、ボトムゲート構造を有する逆スタガーエッチストッパ型ＴＦＴである。半導体素子１０４では、コンタクト層６ａ、６ｂとソース電極７およびドレイン電極８とが同様の平面形状を有している。また、微結晶シリコン層４のうち酸素含有シリコン層５で覆われていない部分の上にエッチストップ層１７が形成されている点で、実施形態１の半導体素子１０１と異なっている。すなわち、半導体素子１０４における微結晶シリコン層４のうち第１および第２領域４ａ、４ｂ上には酸素含有シリコン層５が形成され、チャネル領域４ｃ上にはエッチストップ層１７が形成されている。エッチストップ層１７は、窒化シリコン層、窒素と酸素を含んだ酸化窒化シリコン層（ＳｉＮxＯy）、酸化シリコン層（ＳｉＯx）などであってもよい。さらに、ここでは、微結晶シリコン層４は島状のパターンではなく、ソース電極７、ドレイン電極８、およびエッチストップ層１７の下にこれらと同様の平面形状となるように形成されている。その他の構成および動作は半導体素子１０１と同じである。
　本実施形態によると、前述の他の実施形態と同様に、微結晶シリコン層４とコンタクト層６ａ、６ｂとの間に酸素含有シリコン層５を有するため、オフ電流を低減でき、オンオフ比を改善できる。また、活性層として微結晶シリコン層４を用いているので、従来のアモルファスシリコンＴＦＴよりも高い移動度およびオン電流が得られる。さらに、微結晶シリコン層４のうちギャップ部９に位置する部分がエッチストップ層１７で覆われており、製造プロセス中に微結晶シリコン層４がオーバーエッチングによってダメージを受けることを防止できるので、基板面内における半導体特性のばらつきを抑制できる。
　＜半導体素子１０４の製造方法＞
　次に、図面を参照しながら、本実施形態の半導体素子１０４の製造方法の一例を説明する。
　図１２は、本実施形態の製造方法の概略を説明するための図である。図１２に示すように、半導体素子１０４の製造方法は、ゲート電極を形成するゲート電極形成工程Ｓ７１、ゲート絶縁層、活性層となる半導体膜およびエッチストップ層を形成するゲート絶縁層・半導体膜・エッチストップ層形成工程Ｓ７５、ソースおよびドレイン電極を形成するソース・ドレイン電極形成工程Ｓ７６、および、ソースおよびドレイン電極を電気的に分離するソース・ドレイン分離工程Ｓ７７を含む。
　以下、図１３～図１５を参照しながら工程毎に詳しく説明する。図１３～図１５は、半導体素子１０４の製造方法を説明するための工程図である。図１３（ａ）は平面図、図１３（ｂ）は図１３（ａ）に示すＡ－Ａ’線に沿った断面図、図１３（ｃ）は図１３（ａ）に示すＢ－Ｂ’線に沿った断面図である。図１４および図１５も同様であり、各図の（ａ）は平面図、各図の（ｂ）は、対応する平面図のＡ－Ａ’線に沿った断面図、各図の（ｃ）は、対応する平面図のＢ－Ｂ’線に沿った断面図である。
　（１）ゲート電極形成工程Ｓ７１
　図３（ａ）～（ｃ）を参照しながら前述した実施形態１の工程と同様であるので、詳細な説明は省略する。
　（２）ゲート絶縁層・半導体膜・エッチストップ層形成工程Ｓ７５
　図１３（ａ）～（ｃ）に示すように、ゲート電極２の上に、ゲート絶縁層３、微結晶シリコン膜１０および窒化シリコン膜１８をこの順で形成する。
　具体的には、まず、ゲート電極２が形成された基板１に、プラズマ化学的気相成長（ＰＥＣＶＤ）法により、窒化シリコン（ＳｉＮx）からなるゲート絶縁層（厚さ：例えば０．４μｍ）３を形成する。本実施形態では、ゲート絶縁層３の形成を、平行平板型（容量結合型）の電極構造を有する成膜チャンバーを用いて、基板温度：３００°Ｃ、圧力：５０～３００Ｐａ、電力密度：１０～２０ｍＷ／ｃｍ2の条件下で行う。また、成膜用のガスとして、シラン（ＳｉＨ4）、アンモニア（ＮＨ3）、及び窒素（Ｎ2）の混合ガスを用いる。
　続いて、同一の成膜チャンバーを用いて、微結晶シリコン膜（厚さ：例えば０．０５μｍ）１０を形成する。本実施形態では、微結晶シリコン膜１０の形成は、基板温度：２５０～３００°Ｃ、圧力：５０～３００Ｐａ、電力密度：５～３０ｍＷ／ｃｍ2という条件で行い、成膜用のガスとして水素ガスで希釈したシランガスを用いる。シラン（ＳｉＨ4）と水素（Ｈ2）との流量比は１：２００～１：１０００とする。
　この後、さらに、同一の成膜チャンバーを用いて、窒化シリコン膜（厚さ：例えば０．１５μｍ）１８を形成する。窒化シリコン膜１８の形成は、ゲート絶縁層３の形成と同様の条件下で、同じガスを用いて行うことができる。
　次いで、図１４（ａ）～（ｃ）に示すように、窒化シリコン膜１８のパターニングを行ってエッチストップ層１７を形成するとともに、微結晶シリコン層４のうちエッチストップ層１７で覆われていない部分上に酸素含有シリコン膜１１を形成する。
　本実施形態では、窒化シリコン膜１８のパターニングは、フォトリソグラフィによって行う。すなわち、窒化シリコン膜１８の上にレジストパターン膜（図示せず）を形成し、これをマスクとしてエッチングを行う。エッチングには、例えば四フッ化炭素（ＣＦ4）ガス、酸素（Ｏ2）などを組み合わせたドライエッチング法を用いてもよい。なお、代わりに、フッ化水素水を用いたウェットエッチング法を用いてもよい。
　エッチングプロセス後には、微結晶シリコン膜１０のうちレジストパターン膜で覆われていない部分の表面（露出表面）は酸素を含んだ大気に晒される。その結果、微結晶シリコン膜１０の露出表面が酸化され、酸素含有シリコン膜１１が形成される。酸素含有シリコン膜１１の好ましい厚さの範囲は、実施形態１で説明した範囲と同様である。本実施形態では、酸素含有シリコン膜１１の厚さは例えば１～１０ｎｍである。
　上記レジストパターン膜は、窒化シリコン膜１８のエッチングを行った後、有機アルカリを含む剥離液によって除去される。
　なお、酸素含有シリコン膜１１を形成する前に微結晶シリコン膜１０の上に表面酸化膜が形成されている場合には、その表面酸化膜をフッ化水素水で一旦除去した後、上記方法で酸素含有シリコン膜１１を形成してもよい。
　酸素含有シリコン膜１１の形成方法は、酸素を含むシリコン膜を形成できる方法であればよく、オゾンを用いた表面酸化法、酸素プラズマによる酸化法、酸化性薬品による酸化法などによって、微結晶シリコン膜１０の表面酸化膜を形成してもよい。あるいは、ＰＥＣＶＤ法などを用いて、微結晶シリコン膜１０の上に酸化シリコン膜などの酸素とシリコンとを含有した膜を形成してもよい。
　（３）ソース・ドレイン電極形成工程Ｓ７６
　図１５（ａ）～（ｃ）に示すように、エッチストップ層１７および酸素含有シリコン膜１１の上に、ｎ+型シリコン膜（厚さ：例えば０．０５μｍ）１２と、ソース電極７およびドレイン電極８とを形成する。
　ｎ+型シリコン膜１２の形成は、ＰＥＣＶＤ法を用いて、実施形態１と同様の方法および条件で行うことができる。ソース電極７およびドレイン電極８も、実施形態１と同様の方法および条件で形成される。具体的には、スパッタ法でソース・ドレイン電極形成用の導電膜（厚さ：０．２μｍ）を形成し、導電膜上にレジストパターン膜１５を形成する。次いで、レジストパターン膜１５をマスクとして、上記導電膜をフォトリソグラフィによってパターニングする。これにより、ソース電極７およびドレイン電極８が得られる。
　（４）ソース・ドレイン分離工程Ｓ７７
　続いて、ｎ+型シリコン膜１２のうちレジストパターン膜１５で覆われていない部分をエッチングによって除去し、コンタクト層６ａ、６ｂを得る。ｎ+型シリコン膜１２のエッチングは、例えば塩素（Ｃｌ2）ガスを用いたドライエッチング法によって行う。この後、レジストパターン膜１５を、有機アルカリを含む剥離液を用いて除去する。なお、図示する例では、微結晶シリコン膜１０および酸素含有シリコン膜１１が半導体素子の最終形態まで残り、それぞれ、微結晶シリコン層４および酸素含有シリコン層５となる。このようにして、図１１（ａ）～（ｃ）に示す半導体素子１０４が得られる。
　上述した一連のプロセス中に、半導体素子１０４の微結晶シリコン層４およびエッチストップ層１７の端部から構成される側壁１９（図１１（ｃ））が大気等に晒され、その結果、側壁１９上に酸化層を生じる場合がある。しかしながら、その酸化の程度は本発明の効果に影響を与えるものではなく、本実施形態の半導体素子は、このような酸化層が形成された半導体素子も含む。
　上記方法によると、微結晶シリコン層４は、ソース・ドレイン分離工程で行われるエッチングの際にダメージを受けないので、移動度、閾値等の半導体特性の基板面内におけるばらつきが生じにくく、生産性を向上できる。
　ここで、参考例として、ボトムゲート構造を有する逆スタガーエッチストッパ型であり、かつ、酸素含有シリコン層を有していない半導体素子の構成を図１６に示す。図１６（ａ）は参考例の半導体素子の平面図、図１６（ｂ）は図１６（ａ）のＡ－Ａ’線に沿った断面図、図１６（ｃ）は図１６（ａ）のＢ－Ｂ’線に沿った断面図である。簡単のため、図１１（ａ）～（ｃ）に示す半導体素子１０４と同様の構成要素には同じ参照番号を付している。参考例の半導体素子２０２では、活性層として微結晶シリコン層４を用いるため高いオン電流が得られるが、同時にオフ電流も高くなり、オンオフ比を高めることができない。これに対し、本実施形態の半導体素子１０４は、ソース－ドレイン間の電流経路上に酸素含有シリコン層５を有し、良好なオフ特性を有するので、図１６に示す従来の半導体素子２０２よりもオンオフ比を向上できる。
　（実施形態５）
　以下、図面を参照しながら、本発明による半導体素子の実施形態５を説明する。本実施形態の半導体素子は、実施形態４と同様にボトムゲート構造を有する逆スタガーエッチストッパ型ＴＦＴである。
　図１７は、本実施形態の半導体素子の構成を模式的に示した図であり、図１７（ａ）は半導体素子の平面図、図１７（ｂ）は図１７（ａ）のＡ－Ａ’線に沿った断面図、図１７（ｃ）は図１７（ａ）のＢ－Ｂ’線に沿った断面図である。簡単のため、実施形態４の半導体素子１０４と同様の構成要素には同じ参照番号を付し、その説明を省略する。
　半導体素子１０５では、微結晶シリコン層４の周縁部が、コンタクト層６ａ、６ｂおよび酸素含有シリコン層５の端部と積層方向に整合しており、これらの層がソース電極７およびドレイン電極８によって覆われている点で、実施形態４の半導体素子１０４と異なっている。
　本実施形態の半導体素子１０５は、次のようにして製造することができる。
　まず、図１３および図１４を参照しながら前述した実施形態４と同様の方法で、ゲート電極、ゲート絶縁層、微結晶シリコン膜、酸素含有シリコン膜およびエッチストップ層を形成する。この後、さらに、基板表面を覆うようにｎ+型シリコン膜を形成する。
　次いで、図５を参照しながら前述した実施形態１と同様の方法で、微結晶シリコン膜、酸素含有シリコン膜およびｎ+型シリコン膜のパターニングを行い、これらの膜から、それぞれ、微結晶シリコン層、酸素含有シリコン層およびｎ+型シリコン加工膜を得る。続いて、図６を参照しながら前述した実施形態１と同様の方法で、ソース電極およびドレイン電極を形成する。
　この後、実施形態４のソース・ドレイン分離工程と同様のプロセスで、ｎ+型シリコン加工膜のうちソース電極およびドレイン電極の何れにも覆われていない部分を除去することにより、コンタクト層を得る。エッチング工程では、微結晶シリコン層上にエッチストップ層が設けられているので、オーバーエッチングによって微結晶シリコン層にダメージが生じることを防止できる。
　従って、本実施形態によると、基板面内における半導体特性のばらつきを抑制しつつ、半導体素子のオンオフ比を改善できる。
　（実施形態６）
　以下、図面を参照しながら、本発明による半導体素子の実施形態６を説明する。前述の実施形態１～５は、何れも、ボトムゲート構造を有する半導体素子であるが、本実施形態の半導体素子はトップゲート構造を有している。
　図１８は、本実施形態の半導体素子の一例を示す模式的な断面図である。簡単のため、半導体素子１０１と同様の構成要素には同じ参照番号を付している。
　半導体素子１０６は、基板１と、基板１の上に形成されたシリコン層４０と、シリコン層４０の上に形成されたコンタクト層６ａ、６ｂと、コンタクト層６ａ、６ｂを介してシリコン層４０に電気的に接続されたソース電極７およびドレイン電極８と、ゲート電極２とを備えている。シリコン層４０は、チャネル領域４０ｃおよびその両側に位置する第１および第２領域４０ａ、４０ｂを有しており、ゲート電極２は、シリコン層４０のチャネル領域４０ｃの上にゲート絶縁層３を介して配置されている。また、シリコン層４０の第１および第２領域４０ａ、４０ｂとコンタクト層６ａ、６ｂとの間には、それぞれ、酸素含有シリコン層５が形成されている。酸素含有シリコン層５の形成方法や厚さなどは、前述の実施形態１～５と同様である。
　本実形態では、シリコン層４０は、下層４０Ｌおよび上層４０Ｕからなる積層構造を有している。本実施形態では、下層４０Ｌおよび上層４０Ｕは何れも微結晶シリコン層である。なお、下層４０Ｌおよび上層４０Ｕは、多結晶シリコン層、微結晶シリコン層およびアモルファスシリコン層の何れであってもよいが、これらの層４０Ｌ、４０Ｕのうち少なくとも一方が微結晶シリコン層であることが好ましい。これにより、より効果的にオンオフ比を改善できる。また、シリコン層４０は単一の層から構成されていてもよい。
　本実施形態でも、前述した実施形態１～５と同様に、シリコン層４０およびコンタクト層６ａ、６ｂの間に、これらの層４０、６ａ、６ｂよりも酸素濃度の高い酸素含有シリコン層５が配置され、電気抵抗として機能するので、オフ電流を低減することができる。
　（実施形態７）
　まず、図面を参照しながら、本発明による半導体素子の第７の実施形態を説明する。図１９は、本実施形態の半導体素子の模式的な断面図である。図１に示す半導体素子１０１と同様の構成要素には同じ参照番号を付し、説明を省略する。
　半導体素子１０７は、基板１と、基板１の上に形成されたゲート電極２と、ゲート電極２を覆うゲート絶縁層３とを備えている。ゲート絶縁層３の表面の断面は、ゲート電極２の断面形状を反映した凸状となっている。ゲート電極２の上には、ゲート絶縁層３を介して、島状の微結晶シリコン層７４が形成されている。微結晶シリコン層７４の上には酸素含有シリコン層５が形成されている。また、領域７４ａの上には、酸素含有シリコン層５を介してコンタクト層（ソース領域）６ａが形成され、領域７４ｂの上には、酸素含有シリコン層５を介してコンタクト層（ドレイン領域）６ｂが形成されている。
　微結晶シリコン層７４のうちゲート電極２の上に位置する部分は、他の部分よりも上側に突出している。この突出している部分の中央部には、凹部７２が形成されている。微結晶シリコン層７４のうち凹部７２の底面より下の部分の厚さは、他の部分よりも小さくなっている。この部分を領域７４ｃと呼び、微結晶シリコン層７４のうち領域７４ｃの両側に位置する部分をそれぞれ領域７４ａおよび領域７４ｂと呼ぶ。凹部７２が形成されることにより、領域７４ｃの上面は、領域７４ａおよび領域７４ｂのうち領域７４ｃ側の端部の上面よりも基板側に位置している。
　コンタクト層６ａおよびコンタクト層６ｂは、非晶質シリコンまたは微結晶シリコンから形成され、例えばリンなどのｎ型不純物を含んでいる。
　コンタクト層６ａおよびコンタクト層６ｂの上には、それぞれ、ソース電極７およびドレイン電極８が形成されている。ソース電極７およびドレイン電極８と凹部７２の内部とは、例えばシリコン窒化膜のパッシベーション膜７８によって覆われている。パッシベーション膜７８は、透明樹脂膜である平坦化膜７９によって覆われている。パッシベーション膜７８の上には、例えばＩＴＯ（Ｉｎｄｉｕｍ－ｔｉｎ－ｏｘｉｄｅ）からなる透明電極８０が設けられている。透明電極８０は、平坦化膜７９およびパッシベーション膜７８に形成されたコンタクトホール７３を介して、ドレイン電極８と電気的に接続されている。透明電極８０は、アクティブマトリクス基板において例えば画素電極として機能する。
　ゲート電極２に閾値以上の電圧を印加すると、コンタクト層６ａから、微結晶シリコン層７４を介してコンタクト層６ｂに電流が流れる。このとき、電流は、コンタクト層６ａから、領域７４ａを通過して領域７４ｃに達し、領域７４ｃから領域７４ｂを通過した後、コンタクト層６ｂに達する。領域７４ａおよび領域７４ｂのうち凹部７２の側面に位置する部分を「オフセット部」と呼ぶ。このとき、チャネル長は、オフセット部の上下方向の長さＬ１、Ｌ３と、領域７４ｃの水平方向の長さの和となる。
　本実施形態では、領域７４ｃの上面は、領域７４ａおよび領域７４ｂのうち領域７４ｃ側の端部の上面よりも基板側に位置している。領域７４ａおよび領域７４ｂの端部の上面から領域７４ｃの上面までの、活性層の厚さ方向の距離（オフセット部の長さ）は、互いに独立に、領域７４ｃの厚さの１倍以上７倍以下である。
　本実施形態によると、微結晶シリコン層７４とコンタクト層６ａ、６ｂとの間に酸素含有シリコン層５を備えているので、オフ電流を低減することができる。
　さらに、半導体素子１０７では、領域７４ｃの両側のオフセット部の長さの分だけ、チャネル長を従来よりも長くすることができる。これにより、オフセット部を設けない場合と比較して、オフ電流をさらに低減できる。よって、微結晶シリコンＴＦＴの利点である高いオン電流（高移動度）を確保しつつ、オフ電流をより効果的に低減できるため、より高いオンオフ比を実現することができる。
　半導体素子１０７は、図２～図６を参照しながら前述した半導体素子１０１と同様の方法を用いて製造することができる。
　ただし、本実施形態では、ｎ+シリコン膜をパターニングしてコンタクト層６ａ、６ｂを形成する工程（ソース・ドレイン分離工程）において、ｎ+シリコン膜のうちレジストパターン膜から露出する部分が完全に除去された後もエッチングを進行させることにより、微結晶シリコン膜の一部も除去する。このとき、微結晶シリコン膜のうちエッチングされる部分の厚さが、微結晶シリコン膜の厚さの１/８以上１/２以下の範囲内の所定の厚さになると、エッチングを停止する。これにより、微結晶シリコン膜から、図１９に示す微結晶シリコン層７４が形成される。ここでは、微結晶シリコン膜の厚さを９０ｎｍ以上２００ｎｍ（例えば１３０ｎｍ）とし、微結晶シリコン層７４の領域７４ｃの厚さを２０ｎｍ以上６０ｎｍ以下（例えば４０ｎｍ）、領域７４ａ、７４ｂの厚さを７０ｎｍ以上１４０ｎｍ以下（例えば９０ｎｍ）とする。
　ソース・ドレイン分離工程の後、公知の方法により、パッシベーション膜７８、平坦化膜７９および透明電極８０の形成を行う。このようにして、半導体素子１０７を得る。
　ここで、上述した実施形態１～７の半導体素子を用いたアクティブマトリクス型液晶表示装置の構成を、透過型液晶表示装置を例に説明する。
　図２０（ａ）は、液晶表示装置を模式的に示す断面図であり、図２０（ｂ）は、図２０（ａ）の液晶表示装置のアクティブマトリクス基板を模式的に示す上面図である。
　図２０（ａ）に示すように、液晶表示装置は、アクティブマトリクス基板８２と、アクティブマトリクス基板８２に対向して配置された対向基板８３と、これらの基板８２、８３の間に配置された液晶層８４とを備えている。液晶層８４は、アクティブマトリクス基板８２と対向基板８３との間に介在されたシール部材８９によって封止されている。図示しないが、対向基板８３の液晶層側の表面には、カラーフィルタおよび対向電極が形成されている。
　アクティブマトリクス基板８２および対向基板８３の液晶層側の表面には、それぞれ、配向膜８７ａ、８７ｂが形成されている。また、アクティブマトリクス基板８２の背面側および対向基板８３の観察者側には、それぞれ、偏光板８８ａ、８８ｂが設けられている。
　図２０（ｂ）に示すように、アクティブマトリクス基板８２は、互いに離間して配置され、画像表示の一単位となる画素を規定する複数の画素電極８５と、画素毎に配置され、スイッチング素子として機能する薄膜トランジスタ８６と、薄膜トランジスタ８６を介して画素電極８５に接続されるソース配線８６ｓと、薄膜トランジスタ８６を選択的に駆動させるためのゲート配線８６ｇとを備えている。画素電極８５は、光を透過させる導電性材料、例えばＩＴＯ（インジウム・錫酸化物）、あるいは光を反射させる導電性材料、たとえばアルミニウム、銀合金などを用いて形成されている。薄膜トランジスタ８６として、本発明の半導体素子、例えば上述した半導体素子１０１～１０７を用いる。
　なお、図示しないが、アクティブマトリクス基板８２には、各薄膜トランジスタ８６を駆動制御するための駆動回路が実装されていてもよく、その場合、駆動回路に用いる薄膜トランジスタとして、実施形態１～７の半導体素子１０１～１０７を用いることができる。
　本発明の半導体素子は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、フラットパネル型Ｘ線イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、倍速駆動等による表示品位の優れた液晶表示装置、低消費電力の液晶表示装置、またはより大型の液晶表示装置等に適用すると有利である。

Claims (15)

  1. 　基板と、
    　前記基板に形成され、チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域とを有する活性層と、
    　前記活性層の第１領域および第２領域とそれぞれ接する第１コンタクト層および第２コンタクト層と、
    　前記第１コンタクト層を介して前記第１領域と電気的に接続された第１電極と、
    　前記第２コンタクト層を介して前記第２領域と電気的に接続された第２電極と、
    　前記活性層に対して、ゲート絶縁層を介して設けられたゲート電極であって、前記チャネル領域の導電性を制御するゲート電極と
    を備えた半導体素子であって、
    　前記活性層はシリコンを含んでおり、
    　前記活性層と前記第１および第２コンタクト層との間に酸素含有シリコン層をさらに備え、
    　前記酸素含有シリコン層は、前記活性層および前記第１および第２コンタクト層よりも高い濃度で酸素を含む半導体素子。
  2. 　前記活性層は、結晶粒およびアモルファス相を有する微結晶シリコン膜から形成される請求項１に記載の半導体素子。
  3. 　前記微結晶シリコン膜に占める前記アモルファス相の体積率は５％以上９５％以下である請求項２に記載の半導体素子。
  4. 　前記酸素含有シリコン層は１×１０20ａｔｏｍｓ／ｃｍ3より高い濃度で酸素を含む請求項１から３のいずれかに記載の半導体素子。
  5. 　前記酸素含有シリコン層は前記活性層の表面酸化膜である請求項１から４のいずれかに記載の半導体素子。
  6. 　前記ゲート電極は、前記活性層と前記基板との間に設けられている請求項１から５のいずれかに記載の半導体素子。
  7. 　チャネル保護型構造を有する請求項１に記載の半導体素子。
  8. 　請求項１から７のいずれかに記載の半導体素子を備えたアクティブマトリクス基板。
  9. 　請求項１から７のいずれかに記載の半導体素子を備えた表示装置。
  10. 　（Ａ）基板上にゲート電極を形成する工程と、
    　（Ｂ）前記ゲート電極を覆うようにゲート絶縁層を形成する工程と、
    　（Ｃ）前記ゲート絶縁層上にシリコンを含む活性層を形成する工程と、
    　（Ｄ）前記活性層のうち、少なくとも、チャネル領域となる部分の両端に位置する第１および第２領域の上に酸素含有シリコン層を形成する工程と、
    　（Ｅ）前記酸素含有シリコン層を介して前記第１領域に電気的に接続される第１コンタクト層、および、前記酸素含有シリコン層を介して前記第２領域に電気的に接続される第２コンタクト層を形成する工程と、
    　（Ｆ）前記第１コンタクト層に電気的に接続されるソース電極、および、前記第２コンタクト層に電気的に接続されるドレイン電極を形成する工程と
    を包含する半導体素子の製造方法。
  11. 　前記工程（Ｃ）は、微結晶シリコン膜を形成する工程（Ｃ１）と、前記微結晶シリコン膜のパターニングを行うことにより、前記活性層を形成する工程（Ｃ２）とを含む請求項１０に記載の半導体素子の製造方法。
  12. 　前記工程（Ｄ）は、前記微結晶シリコン膜または前記活性層の表面を酸化させることによって、前記微結晶シリコン膜または前記活性層上に酸素含有シリコン層を形成する工程を含む請求項１１に記載の半導体素子の製造方法。
  13. 　前記工程（Ｄ）は、前記微結晶シリコン膜上に酸素含有シリコン膜を形成する工程（Ｄ１）と、前記酸素含有シリコン膜のパターニングを行うことにより、前記酸素含有シリコン層を形成する工程（Ｄ２）とを含み、
    　前記工程（Ｃ１）と前記工程（Ｄ１）とは同一のチャンバー内で連続して行われる請求項１１に記載の半導体素子の製造方法。
  14. 　前記工程（Ｄ）は、前記微結晶シリコン膜上に酸素含有シリコン膜を形成する工程（Ｄ１）と、前記酸素含有シリコン膜のパターニングを行うことにより、前記酸素含有シリコン層を形成する工程（Ｄ２）とを含み、
    　前記工程（Ｅ）は、前記酸素含有シリコン膜または前記酸素含有シリコン層上にコンタクト層形成用の半導体膜を形成する工程（Ｅ１）と、前記半導体膜のパターニングを行うことにより、前記第１および第２コンタクト層を形成する工程（Ｅ２）とを含み、
    　前記工程（Ｅ２）は、前記酸素含有シリコン膜または前記酸素含有シリコン層をエッチストップ層として前記半導体膜をエッチングする工程を含む請求項１１に記載の半導体素子の製造方法。
  15. 　前記工程（Ｃ）と前記工程（Ｅ）との間に、前記活性層のうち少なくともチャネル領域となる部分を覆うエッチストップ層を形成する工程をさらに含み、
    　前記工程（Ｄ）は、前記活性層のうち前記エッチストップ層で覆われていない部分の上に酸素含有シリコン層を形成する工程である請求項１０に記載の半導体素子の製造方法。
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