JP2010243594A - 薄膜トランジスタ基板およびその製造方法 - Google Patents

Abstract

【課題】基板上に形成される補助容量の容量を大きく、かつ、その変動を防止する。
【解決手段】ＴＦＴ４と補助容量５を有するＴＦＴ基板１の半導体層１３、１７を形成するときに、インジウム、ガリウム、亜鉛および酸素を主成分とするＩＧＺＯを使用する。ＴＦＴ基板１を製造するときには、補助容量半導体層１７を低抵抗化する処理として、パシベーション層２０を形成した後で絵素電極２１を形成する前にプラズマ処理を行う。これにより、補助容量半導体層１７を導体化し、補助容量５の容量を大きくすると共に、補助容量５の容量変動を防止する。
【選択図】図３

Description

本発明は、液晶表示装置などに用いられる薄膜トランジスタ基板、および、その製造方法に関する。

従来から薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）基板を製造する方法として、５枚のマスクを用いる方法と、ハーフトーンマスクを含む４枚のマスクを用いる方法とが知られている（以下、前者を５枚マスクプロセス、後者を４枚マスクプロセスという）。ＴＦＴ基板として液晶パネルの素子側基板を製造するときには、いずれかのプロセスを用いて、ガラス基板上にＴＦＴと補助容量（保持容量あるいはＣｓ容量とも呼ばれる）を同時に形成する必要がある。

特許文献１には、４枚マスクプロセスを用いて、図６に示すＴＦＴ基板を製造する方法が記載されている。図６に示すＴＦＴ基板では、絶縁基板９０上に維持電極９１、ゲート絶縁膜９２、半導体パターン９３、接触層パターン９４および導電体パターン９５を順に成膜、形成することにより、補助容量９６が形成される。ゲート絶縁膜９２は窒化シリコン（ＳｉＮｘ）などの絶縁体で形成され、半導体パターン９３はアモルファスシリコンなどの半導体で形成され、接触層パターン９４はｎ型不純物をドープしたアモルファスシリコンなどの半導体で形成される。このように補助容量９６は、２枚の導電体電極の間に絶縁体層と２層の半導体層とを挟み込んだ構造を有する。

４枚マスクプロセスでは、補助容量９６を形成すべき箇所に、半導体層（あるいは、半導体層と導電体パターン９５）を必ず残す必要がある。その理由は、補助容量９６を形成すべき箇所と端子を形成すべき箇所とを区別し、補助容量と端子をそれぞれの形状に形成するためである。

特許第３７５６３６３号公報

しかしながら、４枚マスクプロセスを用いて形成された補助容量には、電極間に半導体層が存在するために、電極への印加電圧に応じて容量が変動するという問題がある。補助容量の容量が変動すると、液晶パネルの画素間に輝度ばらつきが発生し、表示画面の画質が劣化する。

また、４枚マスクプロセスを用いて形成された補助容量の容量は、絶縁体層の容量をＣ１、半導体層の容量をＣ２としたとき（Ｃ１×Ｃ２）／（Ｃ１＋Ｃ２）となり、電極間に絶縁体層だけが存在する場合よりも小さくなる。容量の小さい補助容量では画素に書き込まれた電圧を安定的に保持できないので、表示画面が時間の経過と共に変化するという問題も発生する。

それ故に、本発明は、基板上に形成される補助容量の容量を大きく、かつ、その変動を防止した薄膜トランジスタ基板、および、その製造方法を提供することを目的とする。

第１の発明は、薄膜トランジスタ基板の製造方法であって、
絶縁基板上に薄膜トランジスタのゲート電極と容量の第１電極を形成する工程と、
前記ゲート電極と前記第１電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上で前記ゲート電極と前記第１電極を形成した位置にそれぞれ酸化物半導体を用いて半導体層を形成する工程と、
前記ゲート電極の位置に形成した半導体層に接するように前記薄膜トランジスタのソース電極とドレイン電極を形成する工程と、
前記薄膜トランジスタを覆うパシベーション層を形成する工程と、
前記第１電極の位置に形成した半導体層と前記ドレイン電極に電気的に接続され、前記容量の第２電極として機能する絵素電極を形成する工程とを備え、
前記一連の工程のいずれかの箇所で、前記ゲート電極の位置に形成した半導体層を低抵抗化する処理を行うことを特徴とする。

第２の発明は、第１の発明において、
前記酸化物半導体が、インジウム、ガリウム、亜鉛および酸素を主成分とすることを特徴とする。

第３の発明は、第１の発明において、
前記酸化物半導体が、インジウム、ガリウム、亜鉛および錫のいずれかの元素を含むことを特徴とする。

第４の発明は、第１の発明において、
前記パシベーション層を形成する工程の後で前記絵素電極を形成する工程の前に、前記低抵抗化処理としてプラズマ処理を行うことを特徴とする。

第５の発明は、第１の発明において、
前記半導体層、前記ソース電極および前記ドレイン電極を１枚のハーフトーンマスクを用いて形成することを特徴とする。

第６の発明は、薄膜トランジスタと容量を有する薄膜トランジスタ基板であって、
絶縁基板上に形成された薄膜トランジスタのゲート電極と、
前記ゲート電極と共に前記絶縁基板上に形成された容量の第１電極と、
前記ゲート電極と前記第１電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上で前記ゲート電極を形成した位置に酸化物半導体を用いて形成された第１半導体層と、
前記ゲート絶縁膜上で前記第１電極を形成した位置に前記酸化物半導体を用いて形成された第２半導体層と、
前記第１半導体層に接するように形成された前記薄膜トランジスタのソース電極およびドレイン電極と、
前記薄膜トランジスタを覆うパシベーション層と、
前記第２半導体層と前記ドレイン電極に電気的に接続され、前記容量の第２電極として機能する絵素電極とを備え、
製造時に前記第２半導体層を低抵抗化する処理が行われたことを特徴とする。

第７の発明は、第６の発明において、
前記酸化物半導体が、インジウム、ガリウム、亜鉛および酸素を主成分とすることを特徴とする。

第８の発明は、第６の発明において、
前記酸化物半導体が、インジウム、ガリウム、亜鉛および錫のいずれかの元素を含むことを特徴とする。

上記第１または第６の発明によれば、製造時に容量を構成する半導体層を低抵抗化する処理を行うことにより、当該半導体層を導体化することができる。これにより、基板上に形成される容量を大容量化すると共に、容量変動を防止することができる。

上記第２または第７の発明によれば、インジウム、ガリウム、亜鉛および酸素を主成分とするＩＧＺＯを用いて半導体層を形成することにより、低抵抗化処理によって容量を構成する半導体層を容易に低抵抗化し、大容量化と容量変動の防止をより効果的に行うことができる。

上記第３または第８の発明によれば、インジウム、ガリウム、亜鉛および錫のいずれかの元素を含む半導体層を形成することにより、低抵抗化処理によって容量を構成する半導体層を低抵抗化し、当該容量を大容量化すると共に、容量変動を防止することができる。

上記第４の発明によれば、パシベーション層を形成した後で絵素電極を形成する前にプラズマ処理を行うことにより、薄膜トランジスタを構成する半導体層に影響を与えることなく、容量を構成する半導体層に対してプラズマ処理を行うことができる。これにより、容量を構成する半導体層を導体化して、当該容量を大容量化すると共に、容量変動を防止することができる。

上記第５の発明によれば、半導体層、ソース電極およびドレイン電極を１枚のハーフトーンマスクを用いて形成することにより、使用するマスクの枚数を減らし、製造工程を簡単にすることができる。

本発明の第１の実施形態に係るＴＦＴ基板の断面図である。 本発明の第２の実施形態に係るＴＦＴ基板の断面図である。 図１に示すＴＦＴ基板の製造方法の例（第１例）を示す図である。 図２に示すＴＦＴ基板の製造方法の例（第２例）を示す図である。 水素プラズマ処理によるＩＧＺＯの比抵抗の変化を示す図である。 従来のＴＦＴ基板の断面図である。

以下、本発明の実施形態に係るＴＦＴ基板、および、その製造方法を説明する。以下に示すＴＦＴ基板は、絶縁基板であるガラス基板上にＴＦＴ、補助容量および端子などを形成したものであり、液晶パネルの素子側基板として使用される。以下、ガラス基板上でＴＦＴ、補助容量および端子を形成すべき場所を、それぞれ、ＴＦＴ部、補助容量部および端子部という。

図１は、本発明の第１の実施形態に係るＴＦＴ基板の断面図である。図１に示すように、ＴＦＴ部にはゲート電極１１、ゲート絶縁膜１２、ＴＦＴ半導体層１３、ソース電極１４、ドレイン電極１５が成膜、形成される。補助容量部には補助容量配線１６、ゲート絶縁膜１２、補助容量半導体層１７、補助容量金属層１８が成膜、形成され、端子部には端子接続用配線１９が成膜、形成される。これらの上にはパシベーション層２０、絵素電極２１および端子電極２２が成膜、形成される。

ゲート電極１１、ソース電極１４、ドレイン電極１５、補助容量配線１６、補助容量金属層１８、端子接続用配線１９、絵素電極２１および端子電極２２は、導電性のある金属で形成される。このうちゲート電極１１、補助容量配線１６および端子接続用配線１９は、同じ工程で成膜、形成される。また、ソース電極１４、ドレイン電極１５および補助容量金属層１８は別の同じ工程で成膜、形成され、絵素電極２１と端子電極２２はさらに別の同じ工程で成膜、形成される。

ゲート絶縁膜１２とパシベーション層２０は、シリコン（ＳｉＯ₂ ）などの絶縁体で形成される。ＴＦＴ半導体層１３と補助容量半導体層１７は、アモルファス酸化物半導体の一種であるＩＧＺＯで形成される。ＩＧＺＯは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）および酸素（Ｏ）を主成分とするＮ型の酸化物半導体であり、低温で製膜可能という特徴を有する。なお、ＩＧＺＯはＩＺＧＯあるいはＧＩＺＯとも呼ばれる。

ゲート絶縁膜１２は、ゲート電極１１、補助容量配線１６および端子接続用配線１９を覆うように成膜される。ソース電極１４とドレイン電極１５は、ＴＦＴ半導体層１３に接するように形成される。パシベーション層２０は、ＴＦＴ４を覆うように形成される。補助容量配線１６は、補助容量５の一方の電極として機能する。絵素電極２１は、ドレイン電極１５、補助容量配線１６および補助容量半導体層１７と電気的に接続され、補助容量５の他方の電極として機能する。これにより、ＴＦＴ４、補助容量５および端子６を含むＴＦＴ基板１が得られる。

図２は、本発明の第２の実施形態に係るＴＦＴ基板の断面図である。図２に示すＴＦＴ基板２は、図１に示すＴＦＴ基板１とほぼ同じ構造を有する。ただし、ＴＦＴ基板２に形成される補助容量７は、補助容量金属層を有さない。ＴＦＴ４はギャップ構造のＴＦＴと呼ばれる。

ＴＦＴ基板１、２は、４枚マスクプロセスまたは５枚マスクプロセスを用いて製造される。本発明の特徴として、ＴＦＴ基板１、２を製造するときに、ＩＧＺＯで形成された補助容量半導体層１７を低抵抗化する処理が行われる。具体的には、ＴＦＴ半導体層１３に影響を与えることなく、補助容量半導体層１７を低抵抗化するために、パシベーション層２０を形成した後で絵素電極２１を形成する前にプラズマ処理が行われる。

以下、ＴＦＴ基板１、２の製造方法の具体例を説明する。図３は、ＴＦＴ基板１の製造方法の例（第１例）を示す図である。第１例の製造方法では、４枚マスクプロセスが使用される。この製造方法では、まず、スパッタ装置を用いてガラス基板１０上に金属層を成膜し、１枚目のマスクを用いて金属層をパターニングする。これにより、ガラス基板１０上にゲート電極１１、補助容量配線１６および端子接続用配線１９を形成する（図３（ａ））。

次に、ＣＶＤ装置を用いてゲート絶縁膜１２を成膜し、スパッタ装置を用いてＩＧＺＯ層３１と金属層３２を順に成膜する（図３（ｂ））。次に、２枚目のマスク（ハーフトーンマスク）を用いて、厚い部分と薄い部分を有するレジスト３３を形成する（図３（ｃ））。２枚目のマスクでは、ソース電極１４とドレイン電極１５の間のギャップ部に対応する部分と、補助容量部に対応する部分とがハーフトーンになっている。このため、レジスト３３はギャップ部と補助容量部では他の部分よりも薄くなる。次に、レジスト３３で保護されていないＩＧＺＯ層３１と金属層３２を除去する。これにより、ＴＦＴ部にＴＦＴ半導体層１３を形成し、補助容量部に補助容量半導体層１７と補助容量金属層１８を形成する（図３（ｄ））。

次に、アッシングを行い、レジスト３３を薄くする。アッシングにより、レジスト３３の厚い部分は薄くなって残るが、レジスト３３の薄い部分は除去される（図３（ｅ））。以下、アッシング後に残ったレジストを残りのレジスト３４という。次に、残りのレジスト３４で保護されていない金属層３２を除去する。これにより、ＴＦＴ部に残った金属層３２は２つの部分に分割され、一方がソース電極１４、他方がドレイン電極１５となる（図３（ｆ））。次に、残りのレジスト３４を除去する（図３（ｇ））。このようにＩＧＺＯ層３１と金属層３２は、ハーフトーンマスクを用いてパターニングされる。

次に、ＣＶＤ装置を用いてパシベーション層２０を成膜し、第３のマスクを用いてパシベーション層２０をパターニングする（図３（ｈ））。この際、補助容量部では、補助容量半導体層１７よりも少し小さいパターンを使用する。

次に、補助容量半導体層１７を低抵抗化する処理として、パシベーション層２０を形成した後の基板に対してプラズマ処理を行う（図３（ｈ））。ＩＧＺＯに対して水素プラズマ処理あるいはアルゴンプラズマ処理を行うと、ＩＧＺＯ内に多くの酸素欠陥が作成され、ＩＧＺＯは導体化する。

次に、スパッタ装置を用いて金属層を成膜し、第４のマスクを用いて金属層をパターニングする。これにより、絵素電極２１と端子電極２２を形成する（図３（ｉ））。以上の方法でＴＦＴ基板１を製造することができる。

図４は、ＴＦＴ基板２の製造方法の例（第２例）を示す図である。第２例の製造方法では、５枚マスクプロセスが使用される。この製造方法では、まず第１例と同様に、ガラス基板１０上にゲート電極１１、補助容量配線１６および端子接続用配線１９を成膜、形成する（図４（ａ））。

次に、ＣＶＤ装置を用いてゲート絶縁膜１２を成膜し、スパッタ装置を用いてＩＧＺＯ層３１を成膜する（図４（ｂ））。次に、２枚目のマスクを用いてＩＧＺＯ層３１をパターニングすることにより、ＴＦＴ部にＴＦＴ半導体層１３を形成し、補助容量部に補助容量半導体層１７を形成する（図４（ｃ））。次に、スパッタ装置を用いて金属層３２を成膜する（図４（ｄ））。次に、３枚目のマスクを用いて金属層３２をパターニングすることにより、ＴＦＴ部にソース電極１４とドレイン電極１５を形成し、補助容量部に補助容量金属層１８を形成する（図４（ｅ））。

次に、ＣＶＤ装置を用いてパシベーション層２０を成膜し、第３のマスクを用いてパシベーション層２０をパターニングする（図４（ｆ））。次に、補助容量半導体層１７を低抵抗化する処理として、パシベーション層２０を形成した後の基板に対して、第１例と同様のプラズマ処理を行う（図４（ｇ））。次に、スパッタ装置を用いて金属層を成膜し、第４のマスクを用いて金属層をパターニングすることにより、絵素電極２１と端子電極２２を形成する（図４（ｈ））。以上の方法でＴＦＴ基板２を製造することができる。

以下、ＴＦＴ基板１、２の製造条件の例を説明する。ゲート電極１１やソース電極１４などになる金属層を成膜するときには、スパッタ装置において温度を１００℃に設定し、ターゲット材をチタンターゲットとアルミニウムターゲットに切り替えて、膜厚５００オングストロームのチタン層と、膜厚２０００オングストロームのアルミニウム層と、膜厚１０００オングストロームのチタン層を順に成膜する。この金属層をエッチングするときには、塩素ガスとアルゴンガスを用いたドライエッチを行う。

ゲート絶縁膜１２を成膜するときには、ＣＶＤ（Chemical Vapor Deposition ：化学気相成長）装置において温度を３００℃に設定し、シラン（ＳｉＨ₄ ）ガスと一酸化二窒素（Ｎ₂ Ｏ）ガスを供給して、膜厚３０００オングストロームのＳｉＯ₂ を形成する。ＩＧＺＯ層３１を成膜するときには、スパッタ装置に酸素とアルゴンガスを供給し、ＩＧＺＯターゲット（組成比Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）を用いて膜厚２００〜１５００オングストローム程度のＩＧＺＯ層を成膜する。なお、ＩＧＺＯ層３１を成膜するときに、上記以外の組成比を有するＩＧＺＯターゲットを使用してもよい。ＩＧＺＯ層３１をエッチングするときには、リン酸と硝酸と酢酸の混合エッチャントを用いてウェットエッチを行う。

第１例の製造方法においてレジスト３３をアッシングするときには、酸素プラズマ処理を行う。パシベーション層２０を成膜するときには、ＣＶＤ装置において温度を２００℃に設定し、シランガスと一酸化二窒素ガスを供給し、膜厚１５００オングストロームのＳｉＯ₂ を形成する。パシベーション層２０を形成した後に、温度３００℃の大気中でベークを行う。ゲート絶縁膜１２とパシベーション層２０をエッチングするときには、四フッ化メタン（ＣＦ₄ ）と酸素を用いてドライエッチを行う。

絵素電極２１と端子電極２２になる金属層を成膜するときには、スパッタ装置において温度を２００℃に設定し、ＩＴＯ（Indium Tin Oxide：酸化インジウムスズ）を用いて膜厚１０００オングストロームのＩＴＯ層を成膜する。ＩＴＯ層をエッチングするときには、温度４０℃の塩化第二鉄（ＦｅＣｌ₃ ）水溶液を用いてウェットエッチを行う。なお、以上の製造条件は一例にすぎず、上記以外の製造条件を使用してもよいことは言うまでもない。

補助容量半導体層１７を低抵抗化する処理の具体例を説明する。図５は、ＩＧＺＯに対して水素プラズマ処理を行った場合と行わなかった場合について、ＩＧＺＯの比抵抗を示す図である。図５に示すように、プラズマ処理を行うとＩＧＺＯの比抵抗は４〜６桁程度低下し、プラズマ処理を行った後のＩＧＺＯは導体に近い特性を有する。なお、この実験結果は、あるＣＶＤ装置においてパワーを０．１ｋＷ、圧力を２００Ｐａ、Ｈ₂ 流量を１０００ｓｃｃｍ、温度を２２０℃、処理時間を３００秒、電極間距離（Ｅ／Ｓ距離）を２５ｍｍに設定したときに得られたものである。

なお、ここではＣＶＤ装置におけるプラズマ処理によって補助容量半導体層１７を低抵抗化する場合について説明したが、ドライエッチング装置やスパッタ装置においても、水素やアルゴンガスを導入してプラズマ処理を行うことにより、補助容量半導体層１７を低抵抗化することができる。

以下、補助容量半導体層１７を低抵抗化する処理による効果を説明する。ＴＦＴ基板１、２に形成される補助容量５、７は、２枚の導電体電極の間に絶縁体層（ゲート絶縁膜１２）と半導体層（補助容量半導体層１７）を挟み込んだ構造を有する。このため、特段の工夫を行わなければ、補助容量５、７の容量は電極への印加電圧に応じて変動する。補助容量５、７の容量が変動すると、液晶パネルの画素間に輝度ばらつきが発生し、表示画面の画質が劣化する。

また、ゲート絶縁膜１２の容量をＣ１、補助容量半導体層１７の容量をＣ２としたとき、補助容量５、７の容量Ｃａは次式（１）で与えられる。一方、補助容量半導体層１７が存在しない場合の容量Ｃｂは、次式（２）で与えられる。
Ｃａ＝（Ｃ１×Ｃ２）／（Ｃ１＋Ｃ２） …（１）
Ｃｂ＝Ｃ１ …（２）

容量Ｃａは容量Ｃｂよりも常に小さい。すなわち、補助容量５、７の容量は、電極間にゲート絶縁膜１２だけが存在する場合よりも小さくなる。容量の小さい補助容量では画素に書き込まれた電圧を安定的に保持できないので、表示画面が時間の経過と共に変化するという問題も発生する。

これらの問題を解決するために、ＴＦＴ基板１、２を製造するときには、補助容量半導体層１７を低抵抗化する処理を行う。具体的には、パシベーション層２０を形成した後で絵素電極２１を形成する前に、水素プラズマ処理あるいはアルゴンプラズマ処理を行う。これらのプラズマ処理を行うと、ＩＧＺＯ内に多くの酸素欠陥が作成され、ＩＧＺＯは導体化する。このため、ＩＧＺＯで形成された補助容量半導体層１７の抵抗は小さくなり、補助容量半導体層１７は導体化する。

導体化した後の補助容量半導体層１７は、容量としては存在しないのと同じである。したがって、導体化した後の補助容量半導体層１７を含む補助容量５、７の容量は、電極への印加電圧が変化しても変動しなくなる。また、このときの補助容量５、７の容量は、電極間にゲート絶縁膜１２だけが存在する場合に等しくなり（式（２））、補助容量半導体層１７を低抵抗化しない場合よりも大きくなる。

以上に示すように、本発明の実施形態に係るＴＦＴ基板１、２、および、その製造方法によれば、製造時に補助容量半導体層１７を低抵抗する処理を行うことにより、補助容量半導体層１７を導体化することができる。これにより、補助容量５を大容量化すると共に、容量変動を防止することができる。特に、インジウム、ガリウム、亜鉛および酸素を主成分とするＩＧＺＯを用いて補助容量半導体層１７を形成することにより、低抵抗化処理によって補助容量半導体層１７の抵抗を容易に小さくし、大容量化と容量変動の防止をより効果的に行うことができる。また、第１例の製造方法のように、ＴＦＴ半導体層１３、ソース電極１４、ドレイン電極１５および補助容量半導体層１７を１枚のハーフトーンマスクを用いて形成することにより、使用するマスクの枚数を減らし、製造工程を簡単にすることができる。

なお、ここまでＩＧＺＯを用いて補助容量半導体層１７を形成する場合について説明してきたが、補助容量半導体層１７を形成するときに使用する酸化物半導体はＩＧＺＯに限定されない。補助容量半導体層１７を形成するときには、インジウム、ガリウム、亜鉛および錫のいずれかの元素を含む酸化物半導体を使用することができる。ＩＧＺＯ以外の酸化物半導体を用いるときには、ＩＧＺＯターゲットを用いてＩＧＺＯ層を成膜する代わりに、インジウム、ガリウム、亜鉛および錫などを含むターゲットを用いて酸化物半導体層を成膜すればよい。インジウム、ガリウム、亜鉛および錫のいずれかの元素を含む酸化物半導体を用いても、ＩＧＺＯを用いた場合と同様の効果が得られる。

１、２…ＴＦＴ基板
４…ＴＦＴ
５、７…補助容量
６…端子
１０…ガラス基板
１１…ゲート電極
１２…ゲート絶縁膜
１３…ＴＦＴ半導体層（ＩＧＺＯ）
１４…ソース電極
１５…ドレイン電極
１６…補助容量配線
１７…補助容量半導体層（ＩＧＺＯ）
１８…補助容量金属層
１９…端子接続用配線
２０…パシベーション層
２１…絵素電極
２２…端子電極
３１…ＩＧＺＯ層
３２…金属層
３３、３４…レジスト

Claims (8)

1. 絶縁基板上に薄膜トランジスタのゲート電極と容量の第１電極を形成する工程と、
   前記ゲート電極と前記第１電極を覆うゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上で前記ゲート電極と前記第１電極を形成した位置にそれぞれ酸化物半導体を用いて半導体層を形成する工程と、
   前記ゲート電極の位置に形成した半導体層に接するように前記薄膜トランジスタのソース電極とドレイン電極を形成する工程と、
   前記薄膜トランジスタを覆うパシベーション層を形成する工程と、
   前記第１電極の位置に形成した半導体層と前記ドレイン電極に電気的に接続され、前記容量の第２電極として機能する絵素電極を形成する工程とを備え、
   前記一連の工程のいずれかの箇所で、前記ゲート電極の位置に形成した半導体層を低抵抗化する処理を行うことを特徴とする、薄膜トランジスタ基板の製造方法。
2. 前記酸化物半導体が、インジウム、ガリウム、亜鉛および酸素を主成分とすることを特徴とする、請求項１に記載の薄膜トランジスタ基板の製造方法。
3. 前記酸化物半導体が、インジウム、ガリウム、亜鉛および錫のいずれかの元素を含むことを特徴とする、請求項１に記載の薄膜トランジスタ基板の製造方法。
4. 前記パシベーション層を形成する工程の後で前記絵素電極を形成する工程の前に、前記低抵抗化処理としてプラズマ処理を行うことを特徴とする、請求項１に記載の薄膜トランジスタ基板の製造方法。
5. 前記半導体層、前記ソース電極および前記ドレイン電極を１枚のハーフトーンマスクを用いて形成することを特徴とする、請求項１に記載の薄膜トランジスタ基板の製造方法。
6. 薄膜トランジスタと容量を有する薄膜トランジスタ基板であって、
   絶縁基板上に形成された薄膜トランジスタのゲート電極と、
   前記ゲート電極と共に前記絶縁基板上に形成された容量の第１電極と、
   前記ゲート電極と前記第１電極を覆うゲート絶縁膜と、
   前記ゲート絶縁膜上で前記ゲート電極を形成した位置に酸化物半導体を用いて形成された第１半導体層と、
   前記ゲート絶縁膜上で前記第１電極を形成した位置に前記酸化物半導体を用いて形成された第２半導体層と、
   前記第１半導体層に接するように形成された前記薄膜トランジスタのソース電極およびドレイン電極と、
   前記薄膜トランジスタを覆うパシベーション層と、
   前記第２半導体層と前記ドレイン電極に電気的に接続され、前記容量の第２電極として機能する絵素電極とを備え、
   製造時に前記第２半導体層を低抵抗化する処理が行われたことを特徴とする、薄膜トランジスタ基板。
7. 前記酸化物半導体が、インジウム、ガリウム、亜鉛および酸素を主成分とすることを特徴とする、請求項６に記載の薄膜トランジスタ基板。
8. 前記酸化物半導体が、インジウム、ガリウム、亜鉛および錫のいずれかの元素を含むことを特徴とする、請求項６に記載の薄膜トランジスタ基板。

Images