JPS62160769A - 薄膜トランジスタ素子 - Google Patents
薄膜トランジスタ素子Info
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- JPS62160769A JPS62160769A JP208186A JP208186A JPS62160769A JP S62160769 A JPS62160769 A JP S62160769A JP 208186 A JP208186 A JP 208186A JP 208186 A JP208186 A JP 208186A JP S62160769 A JPS62160769 A JP S62160769A
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- 239000010408 film Substances 0.000 claims abstract description 29
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は薄膜トランジスタに係ｂ１特に、Ｎチャネル駆
動でリーク電流を抑制するのに好適な薄膜トランジスタ
素子に関する。
動でリーク電流を抑制するのに好適な薄膜トランジスタ
素子に関する。
従来の薄膜トランジスタは、特開昭５９−４０５８０号
公報に記載のよう罠、ソース、ドレイン部を形成するに
はイオン打ち込み、又は、熱拡散方式が主流である。と
ころが、基板がホウケイ酸ガラス等は歪点が６００℃付
近であるため、６００℃以上の製作プロセスが使用でき
ない。従って、９００℃から１３００℃程度の温度が必
要なイオン打ち込み後のアニールや熱拡散のドライブイ
ン工程が使えず、又、６００℃以下の温度でアニールし
た場合には、イオン打ち込み部を十分に活性化すること
が難しく、結局、充分な接合が得られず、リーク電流が
大きくなる。
公報に記載のよう罠、ソース、ドレイン部を形成するに
はイオン打ち込み、又は、熱拡散方式が主流である。と
ころが、基板がホウケイ酸ガラス等は歪点が６００℃付
近であるため、６００℃以上の製作プロセスが使用でき
ない。従って、９００℃から１３００℃程度の温度が必
要なイオン打ち込み後のアニールや熱拡散のドライブイ
ン工程が使えず、又、６００℃以下の温度でアニールし
た場合には、イオン打ち込み部を十分に活性化すること
が難しく、結局、充分な接合が得られず、リーク電流が
大きくなる。
ところで、ＹＡＵ等著の論文アイ、イー、イー。
イーエレクトロン デバイス レターズ ボリューム
イーディーエル−５，第８番 オーガスト１９８４ （
ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＬＥＴ
ＴＥＲ８、ＶＯＬ、ＥＤＬ−５，ＮＯ，８ＡＶＧ。
イーディーエル−５，第８番 オーガスト１９８４ （
ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＬＥＴ
ＴＥＲ８、ＶＯＬ、ＥＤＬ−５，ＮＯ，８ＡＶＧ。
１９８４、ＰＰ、３１８−３２１ ＞によれば窒化シリ
コン膜内の伝導キャリアはほとんどがエレクトロ：ｙ
（Ｐｏｏｔ ＦｒｅｎｋｅｔＴｌ、Ｋ）であり、ホール
キャリアは注入されにくい等の説明がされている。
コン膜内の伝導キャリアはほとんどがエレクトロ：ｙ
（Ｐｏｏｔ ＦｒｅｎｋｅｔＴｌ、Ｋ）であり、ホール
キャリアは注入されにくい等の説明がされている。
又、昭和６０年春季応用物理学会全国大会講演予稿集２
９ａ−Ｖ−４，北川らによれば、ａ−８ｉ：Ｈを使用し
たプレーナ型フォトコンセンサの電極とａ−３ｉ：Ｈの
間に５ｏｏＡ程度の窒化シリコン膜を挿入することによ
り１暗電流を三桁以上低減させたのにもかかわらず、一
方、光電流は約−桁しか低下しなかった。この理由につ
いて北川らは電極金属とａ−８ｉ：Ｈの界面準位の減少
とブロッキングによる少数キャリアであるホールの注入
の低減等の効果によるものと考えている。
９ａ−Ｖ−４，北川らによれば、ａ−８ｉ：Ｈを使用し
たプレーナ型フォトコンセンサの電極とａ−３ｉ：Ｈの
間に５ｏｏＡ程度の窒化シリコン膜を挿入することによ
り１暗電流を三桁以上低減させたのにもかかわらず、一
方、光電流は約−桁しか低下しなかった。この理由につ
いて北川らは電極金属とａ−８ｉ：Ｈの界面準位の減少
とブロッキングによる少数キャリアであるホールの注入
の低減等の効果によるものと考えている。
この超薄窒化シリコン膜挿入の効果が三端子デバイスに
適用され得るという提案はなされていない。
適用され得るという提案はなされていない。
本発明の目的は従来の薄膜トランジスタ素子に対し、リ
ーク電流の小さい薄膜トランジスタ素子を提供すること
にちる。
ーク電流の小さい薄膜トランジスタ素子を提供すること
にちる。
本発明は窒化シリコン膜中の伝導キャリアが主にエレク
トロンでホールはブロッキングされるという点に着目し
て、超薄窒化シリコン膜をソース。
トロンでホールはブロッキングされるという点に着目し
て、超薄窒化シリコン膜をソース。
ドレイン部だ形成し、ｎチャネル駆動でリーク電流を小
さくする。
さくする。
以下、本発明の一実施例を第１図により説明する。第１
図は絶縁基板上に製作されたコプラナー屋の薄膜トラン
ジスタ素子の断面図である。ここで、超薄窒化シリコン
膜５はＰ或いはＡＪなどをイオン打ち込みしたＮ＋型層
７と、例えば、Ａｔなどを用いたソース、ドレイン電極
４０間に形成される。
図は絶縁基板上に製作されたコプラナー屋の薄膜トラン
ジスタ素子の断面図である。ここで、超薄窒化シリコン
膜５はＰ或いはＡＪなどをイオン打ち込みしたＮ＋型層
７と、例えば、Ａｔなどを用いたソース、ドレイン電極
４０間に形成される。
第２図は絶縁基板上に製作されたスタガー型の薄膜トラ
ンジスタ素子の断面図である。ここで、超薄窒化シリコ
ン膜５はＮ＋ａ−８ｉ層７とＡ４を用いたソース、ドレ
イン電極４０間に形成される。
ンジスタ素子の断面図である。ここで、超薄窒化シリコ
ン膜５はＮ＋ａ−８ｉ層７とＡ４を用いたソース、ドレ
イン電極４０間に形成される。
第３図は第２図と同様、絶縁基板上に製作されたスタガ
ー型の薄膜トランジスタ素子の断面図であるが、超薄窒
化シリコン膜５は常圧ＣＶＤ法などで堆積されたポリシ
リコン膜２とｎ”ａ−８ｉ層７の間に形成されている。
ー型の薄膜トランジスタ素子の断面図であるが、超薄窒
化シリコン膜５は常圧ＣＶＤ法などで堆積されたポリシ
リコン膜２とｎ”ａ−８ｉ層７の間に形成されている。
次に、第１図に示されるデバイス構造の製造工程を第４
図によシ説明する。
図によシ説明する。
（ａ）ガラン、又は、石英基板等の絶縁基板１上にＭＢ
Ｄ、ＣＶＤ法などの公知の技術によシ多結晶シリコン、
非晶質シリコンｒ ＣｄＣｅ等の半導体膜２を堆積する
。次に、半導体膜２上にＣＶＤ法などにより酸化膜等の
半導体絶縁膜３、ゲート電極となる金属、或いは、多結
晶シリコ７４ｆｒ：順次堆積する。
Ｄ、ＣＶＤ法などの公知の技術によシ多結晶シリコン、
非晶質シリコンｒ ＣｄＣｅ等の半導体膜２を堆積する
。次に、半導体膜２上にＣＶＤ法などにより酸化膜等の
半導体絶縁膜３、ゲート電極となる金属、或いは、多結
晶シリコ７４ｆｒ：順次堆積する。
山）ホトエツチング等の公知の技術により、まず、半導
体膜２を島状に分離し、次にゲート部以外の半導体絶縁
膜３、金属或いは多結晶シリコン４を除去する。
体膜２を島状に分離し、次にゲート部以外の半導体絶縁
膜３、金属或いは多結晶シリコン４を除去する。
（Ｃ）ゲート電極となる金属或いは多結晶シリコン４ｔ
−マスクにしてＰ或いはＡｓ等の二価原子を半導体膜２
上にイオン打ち込みする。そして、イオン打ち込み後、
数百オングストローム以下の窒化シリコン膜５を堆積す
る。
−マスクにしてＰ或いはＡｓ等の二価原子を半導体膜２
上にイオン打ち込みする。そして、イオン打ち込み後、
数百オングストローム以下の窒化シリコン膜５を堆積す
る。
（ｄ）ゲートとソース、ドレイン電極を分離するため、
に５１０ｍ、ＰＳＧ等の半導体絶縁膜６を堆積し、ソー
ス、ドレイン部のコンタクトホールをホトエツチングの
技術を用いてエツチングする。その後、ソース、ドレイ
ン電極となる金属４を堆積し、それらをホトエツチング
技術によシ分離する。
に５１０ｍ、ＰＳＧ等の半導体絶縁膜６を堆積し、ソー
ス、ドレイン部のコンタクトホールをホトエツチングの
技術を用いてエツチングする。その後、ソース、ドレイ
ン電極となる金属４を堆積し、それらをホトエツチング
技術によシ分離する。
本実施例は薄膜トランジスタについて述べたが、本発明
はＭＯ８構造、或いは、ＭＩＳ構造のＦＥＴデバイスに
応用することができ、基板として絶縁性基板を使用しな
い場合に対しても、本発明が含まれることはいうまでも
ない。
はＭＯ８構造、或いは、ＭＩＳ構造のＦＥＴデバイスに
応用することができ、基板として絶縁性基板を使用しな
い場合に対しても、本発明が含まれることはいうまでも
ない。
本発明によれば、ソース、ドレイ／電極とオーミック層
との間に極めて薄い窒化シリコン膜を挿入することによ
り、ホールキャリアのみがプロツキングされ、その結果
、Ｎチャネル駆動でリーク電流の小さい良好なトランジ
スタ特性が得られる。
との間に極めて薄い窒化シリコン膜を挿入することによ
り、ホールキャリアのみがプロツキングされ、その結果
、Ｎチャネル駆動でリーク電流の小さい良好なトランジ
スタ特性が得られる。
第１図、第２図、第３図は本発明の一実施例の累子の断
面図、第４図は製造工程を示す断面図である。
面図、第４図は製造工程を示す断面図である。
Claims (1)
- 【特許請求の範囲】 １、絶縁基板上に形成された薄膜トランジスタ素子にお
いて、 前記薄膜トランジスタ素子のソースとドレイン部の少な
くとも一方の電極とコンタクト部の界面、或いはチャネ
ル部とコンタクト部の界面に絶縁膜を挿入することを特
徴とする薄膜トランジスタ素子。 ２、特許請求の範囲第１項記載の絶縁膜は窒化シリコン
膜であることを特徴とする薄膜トランジスタ素子。 ３、特許請求の範囲第１項記載の絶縁膜は酸化シリコン
膜であることを特徴とする薄膜トランジスタ素子。 ４、特許請求の範囲第１項記載の絶縁膜の厚は１μｍ以
下であることを特徴とする薄膜トランジスタ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP208186A JPS62160769A (ja) | 1986-01-10 | 1986-01-10 | 薄膜トランジスタ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP208186A JPS62160769A (ja) | 1986-01-10 | 1986-01-10 | 薄膜トランジスタ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62160769A true JPS62160769A (ja) | 1987-07-16 |
Family
ID=11519397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP208186A Pending JPS62160769A (ja) | 1986-01-10 | 1986-01-10 | 薄膜トランジスタ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62160769A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308384A (ja) * | 1987-06-10 | 1988-12-15 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH02224254A (ja) * | 1989-02-27 | 1990-09-06 | Hitachi Ltd | 薄膜トランジスタ及びその製造方法並びにそれを用いたマトリクス回路基板と画像表示装置 |
| EP0449539A2 (en) * | 1990-03-27 | 1991-10-02 | Kabushiki Kaisha Toshiba | Ohmic contact for thin film transistor |
| US5311040A (en) * | 1990-03-27 | 1994-05-10 | Kabushiki Kaisha Toshiba | Thin film transistor with nitrogen concentration gradient |
| WO1997048135A1 (fr) * | 1996-06-14 | 1997-12-18 | Commissariat A L'energie Atomique | Transistor mos a puits quantique et procedes de fabrication de celui-ci |
| WO2009093410A1 (ja) * | 2008-01-25 | 2009-07-30 | Sharp Kabushiki Kaisha | 半導体素子およびその製造方法 |
-
1986
- 1986-01-10 JP JP208186A patent/JPS62160769A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308384A (ja) * | 1987-06-10 | 1988-12-15 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH02224254A (ja) * | 1989-02-27 | 1990-09-06 | Hitachi Ltd | 薄膜トランジスタ及びその製造方法並びにそれを用いたマトリクス回路基板と画像表示装置 |
| EP0449539A2 (en) * | 1990-03-27 | 1991-10-02 | Kabushiki Kaisha Toshiba | Ohmic contact for thin film transistor |
| US5311040A (en) * | 1990-03-27 | 1994-05-10 | Kabushiki Kaisha Toshiba | Thin film transistor with nitrogen concentration gradient |
| WO1997048135A1 (fr) * | 1996-06-14 | 1997-12-18 | Commissariat A L'energie Atomique | Transistor mos a puits quantique et procedes de fabrication de celui-ci |
| FR2749977A1 (fr) * | 1996-06-14 | 1997-12-19 | Commissariat Energie Atomique | Transistor mos a puits quantique et procedes de fabrication de celui-ci |
| WO2009093410A1 (ja) * | 2008-01-25 | 2009-07-30 | Sharp Kabushiki Kaisha | 半導体素子およびその製造方法 |
| US8378348B2 (en) | 2008-01-25 | 2013-02-19 | Sharp Kabushiki Kaisha | Semiconductor element and method for manufacturing the same |
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