KR20020042274A - 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치 - Google Patents

반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치 Download PDF

Info

Publication number
KR20020042274A
KR20020042274A KR1020000072090A KR20000072090A KR20020042274A KR 20020042274 A KR20020042274 A KR 20020042274A KR 1020000072090 A KR1020000072090 A KR 1020000072090A KR 20000072090 A KR20000072090 A KR 20000072090A KR 20020042274 A KR20020042274 A KR 20020042274A
Authority
KR
South Korea
Prior art keywords
film
sog
substrate
holes
forming
Prior art date
Application number
KR1020000072090A
Other languages
English (en)
Other versions
KR100389034B1 (ko
Inventor
김원진
홍진기
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR10-2000-0072090A priority Critical patent/KR100389034B1/ko
Priority to TW090112255A priority patent/TW501260B/zh
Priority to US09/999,624 priority patent/US6649503B2/en
Priority to JP2001347278A priority patent/JP3824144B2/ja
Publication of KR20020042274A publication Critical patent/KR20020042274A/ko
Application granted granted Critical
Publication of KR100389034B1 publication Critical patent/KR100389034B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02134—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H01L21/3124—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3125—Layers comprising organo-silicon compounds layers comprising silazane compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 장치의 상하층 접속 형성 방법 및 그에 의해 형성되는 장치에 관한 것으로, 본 발명 방법은, 복수의 도전역을 가지는 기판에 SOG 층간 절연막을 형성하고, SOG 층간 절연막에 대한 패터닝을 실시하여 상기 도전역의 적어도 일부를 드러내는 홀들을 형성하는 단계, 상기 홀들이 형성된 SOG 층간 절연막 위로 라이닝을 형성하고 에치 백하여 상기 홀들의 측벽에 스페이서를 형성하는 단계 및 상기 스페이서가 형성된 기판을 세정하는 단계와 상기 홀에 도전막을 채우는 단계를 구비하여 이루어지는 것을 특징으로 한다. 본 발명은 특히 무기 SOG 계열의 막을 사용하는 반도체 장치의 제조에 적합하며, 좁은 구역을 채우는 SOG막을 형성하고 그 좁은 구역에 홀을 형성하는 경우에 적합하다.

Description

반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해 형성된 반도체 장치{METHOD OF FORMING INTERLAYER CONNECTION AND SEMICONDUCTOR DEVICES FORMED BY USING THE SAME}
본 발명은 반도체 장치의 상하층 접속수단 형성방법 및 그 방법에 의해 형성되는 반도체 장치에 관한 것으로, 보다 상세하게는 층간절연막으로 SOG(Spin On Glass)막을 사용하는 경우의 패드나 콘택의 형성방법 및 그 방법에 의해 형성되는 반도체 장치에 관한 것이다.
반도체 장치의 소자 고집적화에 따라 반도체 장치의 소자의 미세화 및 장치의 다층화가 이루어지고 있다. 이런 고집적화된 반도체 장치에서는 상하층의 소자 및 배선을 연결하는 콘택홀이나 비아홀의 가로세로비(aspect ratio)가 증가하고, 단차가 커지는 문제가 심화된다. 하부의 심한 단차는 상부의 배선이나 소자 형성시 노광에 의한 패터닝에 문제를 야기시키므로 영역에 따른 단차를 줄이는 방법이 요구되고 있으며, 좁은 홀을 형성하고, 좁은 홀에 물질을 채워넣는 방법이 요구된다. 가령, 기판에 형성된 게이트 라인 사이에 층간절연막을 채워넣고, 층간절연막 상면을 평탄화하는 방법이 요구된다.
단차를 줄이는 문제와 좁은 틈에 물질을 채워넣는 방법으로 제시된 것에BPSG(Boro-Phospho Silicate Glass)막을 형성하고 830℃ 이상의 온도에서 리플로우 시키는 방법이 있다. 그러나 소자 고집적화가 진행되어 디자인 룰이 CD(Critical Demension) 0.2 μm 이하가 요구되면서 작아진 트랜지스터에 층간절연막 형성을 위한 830℃ 정도의 열처리는 소자에 손상을 미칠 수 있다는 문제가 발생한다.
고온 열처리의 문제를 없애기 위해 대안으로 선택될 수 있는 것이 오존 TEOS(Tetra Ethyl Ortho Silicate) USG(Undoped Silicate Glass)나 HD PECVD(High Density Plasma Enhanced Chemical Vapor Deposition)이다. 그러나 이들 막질 역시 CD 0.2 μm 이하, 0.18 μm 정도의 디자인 룰에서 보이드(void)나 심(seam)을 발생시키는 문제가 있다.
이러한 문제들을 방지하기 위해 층간절연막으로 사용되는 것에 SOG막이 있다. SOG는 도포방식으로 기판에 적층되며, 처음 액상 혹은 졸(sol) 상태를 가지므로 갭 필(gap fill)특성이 좋고, 단차를 줄이는 효과를 가질 수 있다. SOG막이 도포되면, 75 내지 300℃ 정도의 저온에서 소프트 베이크를 실시하여 디알킬 에테르(dialkyl ether) 같은 용매 성분을 제거하고, 400℃ 정도의 하드 베이크를 하여 막을 완성하거나, 종류에 따라서는 400℃ 정도의 베이크(bake)와 700℃ 이상의 어닐링을 통해 SOG막 내의 불안정 성분을 제거하고 구조를 안정화 시키는 경화(densification) 및 치유(curing) 단계를 거치게 된다.
그런데 경화 및 치유 단계를 거치는 경우에도 SGO막 내에 미처 제거되지 못한 유기 성분, 수소 성분, 질소 성분 기타 무기 성분이 있어서 막의 특성을 저하시키고 후속 공정에서 오염, 흡습, 막질 구조 상의 다공화(porus) 등의 문제를 발생시킬 수 있다. 특히, 가로세로비가 큰 갭의 하부나 하부 모서리 부분에서는 잔류 성분이 산소 및 산소 결합물의 확산에 의해 제거될 수 있는 경로가 제한되고, 치유 단계가 막의 표면부터 이루어지므로 잔류 성분이 많게 된다.
그리고, 이들 잔류 성분이 있는 다공화 상태에서 패터닝을 위한 식각이 이루어지고, 세정이 이루어지는 경우 잔류성분이 많은 부위는 혹은 다공화된 부위는 타 부위에 비해 식각율이 급속히 빨라지거나 느려지는 문제가 발생한다. 통상 무기 SOG 계열의 막들은 산소와 규소 외의 잔류 성분에 의해 막질이 다공성(porus)이 되며, 습식 식각에 대한 저항성이 매우 작아진다. 또한, 치유 상태가 완전한 부분과 비교할 때 열팽창 등에 따른 장력(stress)의 차이가 발생하므로 불량 발생의 가능성을 높이고 소자 신뢰성을 떨어뜨리는 원인이 된다.
가령, 기판에 MOS(Metal Oxide Silicon) 트렌지스터 구조를 형성하고 층간 절연막으로 HSQ(Hydro Silsesquioxane)와 같은 무기 SOG를 사용할 경우, 혹은 폴리실라제인(polysilazane) 같은 무기 SOG의 경우, 게이트 라인 사이의 깊은 부분에는 다공성의 막이 생기기 쉽다. 따라서, 스토리지 노드 콘택이나 비트라인 콘택을 위한 패드를 자기 정렬 방식으로 형성하는 과정에서 다공성의 하부 SOG막이 드러나게 되고, 드러난 하부 SOG막은 침식에 매우 민감하여 세정과정에 SC1(H2O2 및 NH4OH의 수용액)이나 BOE(buffered oxide etcher) 같은 세정액 내에 소량 포함된 에천트에도 쉽게 침식된다.
그리고, 침식의 결과, 드러난 SOG막의 하부를 통해 인근의 패드 사이에 파이프 라인 형태의 연결(bridge)이 형성될 수 있다. 이런 연결은 배선 사이의단락(short)을 일으켜 소자의 정상적인 작동을 불가능하게 한다.
도1 및 도2는 종래의 한 예에서 SOG 층간 절연막에 패드 홀을 형성한 뒤 게이트 라인 진행과 수직 및 수평으로 자른 단면을 나타내며, 도3은 도2에 이어 패드 홀에 폴리실리콘으로 패드를 채운 뒤의 단면을 나타내는, 공정 단면도이다.
도1에 따르면, 소자 분리막(11)이 형성된 기판(10)에 게이트 라인이 형성된다. 게이트 라인은 게이트 절연막(13), 도전층(15), 실리콘 질화막 캡핑층(17) 적층과 패터닝을 통해 형성된다. 게이트 라인 측벽에 스페이서(19)가 실리콘 질화막으로 형성된다. 그리고, 필요에 따라 도시되지 않은 라이너(liner)막이 적층되고, 폴리실라제인 SOG막(21)이 스핀 코팅 방식으로 도포된다. 그리고 베이크 및 어닐링(annealing)을 실시하게 된다. 도2는 도1의 상태에서 게이트 라인과 게이트 라인 사이 부분을 게이트 라인과 평행하게 자른 단면이다. 점선으로 표시한 아래 부분은 어닐링 후에 다공성으로 불완전하게 치유된 상태의 SOG막(21)이다.
도3에 따르면, 어닐링을 마친 상태에서 자기정렬 방식으로 스토리지 노드 콘택 및 비트라인 콘택을 위한 패드를 형성하기 위해 패드 홀(23)을 형성한다. 패드 홀(23) 오픈 상태에서 세정을 실시하고, 패드 홀에 CVD(chemical vopor deposition) 방식으로 폴리실리콘 도전막을 채워넣게 된다. 그리고 CMP(chemical mechanical polishing)나 에치 백(etch back)을 이용하여 패드 분리를 실시한다. 따라서 패드(25)가 완성된다. 그런데 세정 단계에서 패드 홀 사이에 있는 SOG막(21)이 부분적으로 심하게 식각되어 불규칙한 측면을 만들고, 심할 경우 SOG막(21)에 관통이 생길 수도 있다. 이 상태에서 폴리실리콘 적층이 이루어질 경우,비트라인 콘택 패드와 인근의 스토리지 콘택 패드 사이에 단락이 생길 수 있다.
따라서, SOG를 층간 절연막으로 사용하는 반도체 장치의 높은 밀도의 패드 혹은 콘택을 형성할 때의 상호 단락의 문제를 방지할 수 있는 방법이 요구된다.
본 발명은 상술한 종래 기술들의 문제점을 방지하기 위한 것으로, 반도체 장치에서 SOG를 층간절연막으로 사용하는 경우에 SOG막에 형성되는 상하 연결을 위한 접속수단을 형성하는 방법 및 그 방법에 의해 형성되는 반도체 장치를 제공하는 것을 목적으로 한다.
특히, 본 발명은 다공성의 막을 형성하기 쉬운 SOG 층간 절연막에 상하 연결을 위한 접속수단을 형성하면서 접속수단 사이의 단락을 방지할 수 있는 방법 및 장치를 제공하는 것을 목적으로 한다.
도1 및 도2는 종래의 한 예에서 SOG 층간 절연막에 패드 홀을 형성한 뒤 게이트 라인 진행과 수직 및 수평으로 자른 단면을 나타내는 단면도,
도3은 도2에 이어 패드 홀에 폴리실리콘으로 패드를 채운 뒤의 단면을 나타내는 공정 단면도,
도4A 내지 도8A는 본 발명의 일 실시예에 따른 공정의 각 단계를 설명하기 위해 게이트 라인과 수직하게 절단한 부분을 나타내는 공정 단면도들,
도4B 내지 도8B는 도4A 내지 도8A의 각 도면에 대응되는 공정 단면도로 게이트 라인과 나란하게 게이트 라인 사이를 절단한 부분을 나타내는 공정 단면도들이다.
※ 도면의 주요 부분에 대한 부호의 설명
10,100: 기판 11: 소자 분리막
13,110: 게이트 절연막 15: 도전층
17,170: 캡핑층 19,190: 스페이서
21,210: SOG막 23: 패드 홀
25,270: 패드 130: 폴리실리콘층
150: 금속 실리사이드층 211: 다공성막
212: 치유막 250: 홀 스페이서
상기 목적을 달성하기 위한 본 발명의 방법은, 복수의 도전역을 가지는 기판에 SOG 층간 절연막을 형성하고, SOG 층간 절연막에 대한 패터닝을 실시하여 상기 도전역의 적어도 일부를 드러내는 홀들을 형성하는 단계, 상기 홀들이 형성된 SOG 층간 절연막 위로 라이닝을 형성하고 에치 백하여 상기 홀들의 측벽에 스페이서를 형성하는 단계 및 상기 스페이서가 형성된 기판을 세정하는 단계와 상기 홀에 도전막을 채우는 단계를 구비하여 이루어지는 것을 특징으로 한다.
본 발명은 여러 종류의 SOG막에 걸쳐 사용될 수 있으나 특히 무기 SOG 계열의 막을 사용하는 반도체 장치의 제조에 적합하며, 좁은 구역을 채우는 SOG막을 형성하고 그 좁은 구역에 홀을 형성하는 경우에 적합하다. 또한, SOG 층간 절연막에 형성되는 홀의 밀도가 높아 홀이 폴리실리콘 등의 도전막으로 채워질 때 홀을 채우는 플러그 사이의 브리지 가능성이 높은 때에 특히 유용하게 사용될 수 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 도전역들을 가진 기판, 상기 도전역들의 적어도 일부와 연결된 복수의 홀들이 형성된 SOG 층간 절연막, 상기 홀들 각각을 채우는 도전체, 상기 도전체와 상기 홀을 이루는 SOG막 사이에 개제된 스페이서를 구비하여 이루어진다.
본 발명의 반도체 장치는 상기 도전역이 조밀한, 도드라진 패턴의 골 부분에 형성되는 기판에서, 상기 홀이 골 부분에 형성되는 경우에 특히 유용하게 사용될 수 있다. 또한, 본 발명은 상기 SOG 층간 절연막은 무기 SOG인 HSQ나 폴리실라제인 등으로 이루어질 때 유용한다.
이하 도면을 참조하면서 본 발명의 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도4A 내지 도8A는 본 발명의 일 실시예에 따른 공정의 각 단계를 설명하기 위해 게이트 라인과 수직하게 절단한 부분을 나타내는 공정 단면도들이며, 도4B 내지 도8B는 도4A 내지 도8A의 각 도면에 대응되는 공정 단면도로 게이트 라인과 나란하게 게이트 라인 사이를 절단한 것이다.
도4A 및 도4B를 참조하면, 실리콘 기판(100)에 소자 분리를 실시하고, 100Å 내외의 얇은 게이트 절연막(110)을 형성한다. 폴리실리콘층(130) 800Å과 금속 실리사이드층(150) 1000Å을 적층하고 실리콘 질화막 캡핑층(170) 2000Å 형성한다.이들 막을 패터닝하여 게이트 라인을 형성한다. 게이트 라인이 형성된 기판에 실리콘 질화막을 1000Å 정도 콘포말하게 적층하고 전면 이방성 식각으로 게이트 라인 측벽에 스페이서(190)를 형성한다. 스페이서(190) 형성 전에 이온주입을 실시하여 소오스/드레인 영역을 형성한다. 도면에 도시되지 않으나 통상 게이트 패턴을 식각한 다음 게이트 측벽이 드러난 상태에서 식각 큐어링(curing)을 위한 측벽 산화를 실시하고, 스페이서 형성 후에 실리콘 질화막 라이너를 얇게 형성하는 경우가 많다.
도5A 및 도5B를 참조하면, 스페이서가 형성된 게이트 라인을 가지는 기판에 폴리실라제인(polysilazane)을 스핀 코팅 방식으로 도포하여 SOG막(210)을 형성한다. 이때 폴리실라제인 대신에 HSQ(Hydro Silsesquioxane) 등의 무기 SOG를 대신 사용할 수 있다. 층간 절연막의 완성을 위해서 폴리실라제인 SOG막(210)에 대해서 400℃ 정도의 온도에서 용매성분을 제거하는 하드 베이크 공정이 수분 정도 진행되고 350 내지 850℃의 온도, 통상은 700 내지 800℃의 온도에서 어닐링을 실시한다. 어닐링을 통해 폴리실라제인 내의 수소와 질소 성분을 제거하고 산소를 포화시켜 실리콘과 산소의 결정구조를 만드는 큐어링 작업이 십분 내지 2시간까지 진행된다. 막도포에 이어 별도의 CMP와 같은 평탄화 작업이 추가될 수도 있다. 이로써 평탄하고 보이드(void)나 심(seam)이 없는 층간 절연막이 만들어진다.
그러나, 고집적 디램 같은 반도체 장치에서 게이트 라인 사이의 공간은 매우 협소하므로 비록 SOG막(210)으로 채워질 수 있으나, 큐어링 작업에서 협소한 공간의 하부, 모서리 등에서 질소 및 수소와 같은 제거 성분이 충분히 제거되지 못하는경우가 있다. 즉, 큐어링은 막의 표면에서부터 진행되므로 상부에 결정구조가 단단한 치유막(212)이 형성되면서 하부의 불순물이 빠져나가기 어렵고, 특히 막 하부와 모서리 등은 확산의 경로가 제한되므로 불순물 성분이 잔존하기 쉽다. 이런 불순물이 잔존하는 막은 이산화 실리콘 결정의 관점에서 공극이 있는 것이므로 다공성(porus)이라 할 수 있다. 가령, 도5B의 점선 이하의 SOG 다공성막(211)은 다공성이 큰 막이라 할 수 있다. 이런 다공성막(211)은 특히 습식 식각율이 매우 높아 세정과정의 미량의 에천트에 대해서도 많은 침식을 받을 수 있다.
도6A 및 도6B를 참조하면, SAC(Self Aligned Contact) 형성을 위해 패드 홀(230)을 형성한 상태를 나타낸다. 패드 홀(230) 형성은 도시되지 않으나 포토레지스트 패턴을 기판에 형성하고 이 패턴을 마스크로 SOG막(210)을 건식 식각하는 방법으로 이루어진다. 이때, 패드 홀(230)의 입구는 폭이 넓고 식각이 계속되면 게이트 패턴을 둘러싸는 실리콘 질화막 캡핑막(170)과 스페이서(190)이 식각의 보호막 역할을 하여 하부 기판(100)면에서는 게이트 라인 사이의 좁은 영역만 노출된다. 즉, 자기 정렬의 성격을 가진다. 패드 홀(230)의 일부는 게이트 라인을 형성하는 게이트 스페이서(190)가 측벽을 이루고, 다른 부분은 SOG막(210)이 측벽을 이루게 된다. 따라서, SOG막(210)이 이루는 측벽의 하부에는 다공성막(211)이 노출된다. 패드 홀(230) 형성 상태의 SOG막(210) 측벽은 아직 습식 식각에 의한 침해를 받지 않아 매끈한 형태를 유지하고 있다.
도7A 및 도7B를 참조하면, 패드 홀이 형성된 상태의 기판에 실리콘 질화막 라이닝이 50 내지 400Å, 바람직하게는 100 내지 200Å 두께로 적층된다. 그리고전면 이방성 식각을 통해 패드 홀 측벽에 홀 스페이서(250)가 형성된다. 홀 스페이서(250)는 HTO(High temperature oxide), MTO(midium temperature oxide)막, SixNy(silicon nitride) 등 스탭 커버리지가 양호하고 습식 식각에 잘 견디는 막을 사용하는 것이 적합하다. 그리고, 패드 홀(230)에 홀 스페이서(250)를 가진 상태에서 습식 세정을 실시한다. 습식 세정은 통상 SC1이라 불리는 과산화수소와 수산화 암모늄의 수용액을 세정액으로 사용하여 10분 정도 딥(dip) 방식으로 진행한다. 세정은 패드 홀(230)의 파티클 같은 이물질의 제거를 위해서도 실시하지만 주로 기판(100) 실리콘면에 형성된 자연 산화막 등을 제거하기 위해 실시하며, 도전역에 실리콘 기판(100)면이 완전히 드러날 수 있도록 충분히 실시해야 한다. 세정 과정에서 일부 패드 홀(230) 측벽을 이루는 다공성막(211)은 홀 스페이서(250)에 의해 보호되므로 침식되어 거친 표면을 만들거나 패드 홀(230) 사이의 틈을 형성하는 문제는 방지될 수 있다.
도8A 및 도8B를 참조하면, 홀 스페이서(250)가 형성된 패드 홀에 폴리실리콘 도전막이 채워지고 SOG막(210) 상단에 맞추어 CMP가 실시된다. 따라서 패드(270)가 완성된다. 폴리실리콘 도전막은 도전성을 높이기 위해 통상 불순물이 도핑된 상태로 CVD로 형성하게 되며, SOG막(210) 위로 쌓인 부분은 CMP로 제거하여 패드(270)와 패드(270) 사이에 분리가 이루어진다. SOG막(210)에는 패드(270) 사이의 틈이 없으므로 폴리실리콘 패드(270) 사이의 브리지 현상이 방지된다.
본 발명에 따르면, 패턴이 조밀하게 형성된 곳에 SOG막을 층간 절연막으로 사용하고 높은 밀도의 패드나 콘택을 형성할 때 SOG막이 세정 등에 의해 침식되어 패드나 콘택 상호간에 브리지가 형성되는 현상을 방지할 수 있고, 따라서 불량을 줄이고 장치의 신뢰성을 높일 수 있다.

Claims (10)

  1. 복수의 도전역을 가지는 기판에 SOG(Spin On Glass) 층간 절연막을 형성하는 단계,
    상기 SOG 층간 절연막에 대한 패터닝을 실시하여 상기 복수 도전역의 적어도 일부를 드러내는 홀들을 형성하는 단계,
    상기 홀들이 형성된 SOG 층간 절연막 위로 라이너막을 형성하고 에치 백하여 상기 홀들의 측벽에 스페이서를 형성하는 단계,
    상기 스페이서가 형성된 기판을 세정하는 단계 및
    상기 홀에 도전막을 채우는 단계를 구비하여 이루어지는 반도체 장치의 상하층 접속 형성 방법.
  2. 제 1 항에 있어서,
    상기 SOG막은 무기 SOG 계열의 막을 사용하는 것을 특징으로 하는 반도체 장치의 상하층 접속 형성 방법.
  3. 제 2 항에 있어서,
    상기 SOG막은 폴리실라제인(polysilazane)을 도포하고, 용매성분을 제거하는 75 내지 500℃ 정도의 베이크를 실시하고, 350 내지 850℃의 어닐링을 통해 큐어링을 실시하여 이루어지는 것을 특징으로 하는 반도체 장치의 상하층 접속 형성 방법.
  4. 제 1 항에 있어서,
    상기 도전역이 형성된 기판은 게이트 패턴을 이온주입 마스크로 소오스/드레인 도전역이 형성된 기판이며, 상기 홀은 상기 소오스/드레인 도전역에 자기 정렬 방식으로 형성될 콘택용 패드 홀인 것을 특징으로 하는 반도체 장치의 상하층 접속 형성 방법.
  5. 제 1 항에 있어서,
    상기 라이너막은 실리콘 질화막을 적층하여 형성하며, 상기 세정하는 단계에서는 세정액에 실리콘 산화막 에천트가 포함되는 것을 특징으로 하는 반도체 장치의 상하층 접속 형성 방법.
  6. 복수의 도전역들을 가진 기판,
    상기 도전역들의 적어도 일부와 연결된 복수의 홀들이 형성된 SOG 층간 절연막,
    상기 홀들 각각을 채우는 도전체,
    상기 도전체와 상기 홀을 이루는 SOG막 사이에 개제된 스페이서를 구비하여 이루어지는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 도전역을 가진 기판은 디램 장치의 게이트 라인과 소오스/드레인 도전역을 가진 기판이며,
    상기 도전체는 자기 정렬 방식으로 형성되는 콘택 패드임을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 게이트 라인 사이의 간격이 0.18μm 이하인 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 SOG 층간 절연막은 무기 SOG인 HSQ(Hydro Silsesquioxane)나 폴리실라제인 가운데 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 스페이서는 50 내지 400Å의 실리콘 질화막, HTO(high temperature oxide)막, MTO(midium temperature oxide)막 가운데 하나로 형성됨을 특징으로 하는 반도체 장치.
KR10-2000-0072090A 2000-11-30 2000-11-30 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치 KR100389034B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2000-0072090A KR100389034B1 (ko) 2000-11-30 2000-11-30 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치
TW090112255A TW501260B (en) 2000-11-30 2001-05-22 Method for interlayer connection and semiconductor devices manufactured thereby
US09/999,624 US6649503B2 (en) 2000-11-30 2001-10-30 Methods of fabricating integrated circuit devices having spin on glass (SOG) insulating layers and integrated circuit devices fabricated thereby
JP2001347278A JP3824144B2 (ja) 2000-11-30 2001-11-13 半導体装置の上下層の接続形成方法及びその方法によって形成された半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0072090A KR100389034B1 (ko) 2000-11-30 2000-11-30 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치

Publications (2)

Publication Number Publication Date
KR20020042274A true KR20020042274A (ko) 2002-06-05
KR100389034B1 KR100389034B1 (ko) 2003-06-25

Family

ID=19702509

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0072090A KR100389034B1 (ko) 2000-11-30 2000-11-30 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치

Country Status (4)

Country Link
US (1) US6649503B2 (ko)
JP (1) JP3824144B2 (ko)
KR (1) KR100389034B1 (ko)
TW (1) TW501260B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470722B1 (ko) * 2002-07-09 2005-03-10 삼성전자주식회사 반도체 장치의 콘택홀 형성방법
KR100550646B1 (ko) * 2004-10-30 2006-02-09 주식회사 하이닉스반도체 에스오지 공정을 이용한 반도체소자의 제조 방법
US8119520B2 (en) 2006-07-12 2012-02-21 Dongbu Hitek Co., Ltd. Semiconductor device and method for manufacturing the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100354442B1 (ko) * 2000-12-11 2002-09-28 삼성전자 주식회사 반도체 장치의 스핀 온 글래스 절연막 형성 방법
US6624457B2 (en) 2001-07-20 2003-09-23 Intel Corporation Stepped structure for a multi-rank, stacked polymer memory device and method of making same
KR100480636B1 (ko) * 2002-11-22 2005-03-31 삼성전자주식회사 반도체 장치의 제조방법
KR100487951B1 (ko) * 2003-02-11 2005-05-06 삼성전자주식회사 자기정렬 콘택홀을 갖는 반도체 장치및 그 제조방법
KR100513801B1 (ko) * 2003-07-24 2005-09-13 주식회사 하이닉스반도체 갭필을 위한 유동성 절연막을 구비하는 반도체 소자의제조 방법
KR100571658B1 (ko) * 2003-11-21 2006-04-17 주식회사 하이닉스반도체 반도체소자 제조 방법
US7037840B2 (en) * 2004-01-26 2006-05-02 Micron Technology, Inc. Methods of forming planarized surfaces over semiconductor substrates
KR100685735B1 (ko) * 2005-08-11 2007-02-26 삼성전자주식회사 폴리실리콘 제거용 조성물, 이를 이용한 폴리실리콘 제거방법 및 반도체 장치의 제조 방법
KR100744665B1 (ko) * 2005-12-22 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 컨택홀 형성방법
KR100877107B1 (ko) * 2007-06-28 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성방법
WO2013022097A1 (ja) * 2011-08-10 2013-02-14 太陽化学工業株式会社 プライマー薄膜を含む構造体及び該構造体の製造方法
US8409956B1 (en) * 2011-10-27 2013-04-02 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices using self-aligned contact formation techniques
US10597495B2 (en) 2016-02-19 2020-03-24 Dow Silicones Corporation Aged polymeric silsesquioxanes
JP7213827B2 (ja) * 2017-04-24 2023-01-27 アプライド マテリアルズ インコーポレイテッド 高アスペクト比構造における間隙充填方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920015542A (ko) * 1991-01-14 1992-08-27 김광호 반도체장치의 다층배선형성법
JPH04326553A (ja) * 1991-04-26 1992-11-16 Nec Corp 半導体装置の製造方法
KR100208442B1 (ko) * 1995-06-24 1999-07-15 김영환 반도체 소자의 비아홀 형성방법
US5759906A (en) * 1997-04-11 1998-06-02 Industrial Technology Research Institute Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits
TW425668B (en) * 1999-10-07 2001-03-11 Taiwan Semiconductor Mfg Self-aligned contact process

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470722B1 (ko) * 2002-07-09 2005-03-10 삼성전자주식회사 반도체 장치의 콘택홀 형성방법
KR100550646B1 (ko) * 2004-10-30 2006-02-09 주식회사 하이닉스반도체 에스오지 공정을 이용한 반도체소자의 제조 방법
US8119520B2 (en) 2006-07-12 2012-02-21 Dongbu Hitek Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
JP3824144B2 (ja) 2006-09-20
TW501260B (en) 2002-09-01
US20020064968A1 (en) 2002-05-30
US6649503B2 (en) 2003-11-18
JP2002198427A (ja) 2002-07-12
KR100389034B1 (ko) 2003-06-25

Similar Documents

Publication Publication Date Title
US6861347B2 (en) Method for forming metal wiring layer of semiconductor device
KR100382729B1 (ko) 반도체 소자의 금속 컨택 구조체 및 그 형성방법
US6337282B2 (en) Method for forming a dielectric layer
US6573168B2 (en) Methods for forming conductive contact body for integrated circuits using dummy dielectric layer
KR100389034B1 (ko) 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치
JP2005005669A (ja) 半導体素子の製造方法
US6815331B2 (en) Method for forming metal wiring layer of semiconductor device
US7396772B2 (en) Method for fabricating semiconductor device having capacitor
JP2002359297A (ja) 半導体素子のコンタクトプラグ形成方法
KR100400308B1 (ko) 반도체소자의 보더리스 콘택 형성방법
KR100505450B1 (ko) 다마신 공정을 이용한 반도체소자 제조 방법
US6156636A (en) Method of manufacturing a semiconductor device having self-aligned contact holes
US20060019489A1 (en) Method for forming storage node contact of semiconductor device
KR100546936B1 (ko) 반도체 메모리 소자의 금속배선 형성방법
JP2003115534A (ja) 半導体装置の製造方法
KR101204919B1 (ko) 반도체 소자 및 그 제조 방법
KR100307968B1 (ko) 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법
KR100772077B1 (ko) 반도체 소자의 콘택홀 형성방법
KR20050066192A (ko) 반도체소자의 콘택 형성방법
US7557039B2 (en) Method for fabricating contact hole of semiconductor device
KR20070002325A (ko) 반도체 소자 제조방법
KR20050116665A (ko) 반도체 소자의 형성 방법
KR20060072383A (ko) 반도체 소자의 컨택 플러그 형성방법
KR20040043931A (ko) 반도체 소자의 층간 절연막 형성 방법
JP2004172451A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee