KR100550646B1 - 에스오지 공정을 이용한 반도체소자의 제조 방법 - Google Patents

에스오지 공정을 이용한 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 게이트스페이서로 사용하는 실리콘질화막의 증착 두께를 감소시키지 않으면서도 게이트패턴 사이의 콘택 면적을 충분히 확보할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상부에 복수개의 게이트패턴을 형성하는 단계, 상기 게이트패턴 상부에 게이트실링절연막을 형성하는 단계, 상기 게이트패턴 양측의 반도체 기판에 소스/드레인접합을 형성하는 단계, 상기 게이트실링절연막 상에 상기 복수개의 게이트패턴 사이를 갭필하는 SOG를 형성하는 단계, 상기 SOG를 경화시키면서 상기 게이트실링절연막의 두께를 축소시키도록 두번의 열처리를 진행하는 단계, 상기 두 번의 열처리된 SOG를 선택적으로 식각하여 상기 게이트패턴 사이의 상기 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀에 매립되어 상기 소스/드레인접합과 연결되는 콘택플러그를 형성하는 단계를 포함하고, 이와 같이 본 발명은 게이트실링절연막(게이트실링질화막)의 두께를 축소시켜 콘택홀을 넓히므로 소스/드레인 접합과 콘택플러그간 콘택면적을 증가시킬 수 있는 효과가 있다.
반도체소자, SOG, 폴리실라잔, 열처리, 수축, 콘택홀, 콘택저항

Description

에스오지 공정을 이용한 반도체소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING SPIN-ON-GLASS PROCESS}
도 1a는 종래기술에 따라 제조된 반도체소자의 구조를 간략히 도시한 단면도,
도 1b는 도 1a에 도시된 반도체소자의 평면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 3은 본 발명의 실시예에 따른 콘택홀의 오픈범위의 넓어짐을 설명하기 위한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리영역
23 : 게이트절연막 24a : 게이트전극
24b : 게이트하드마스크 25a : 게이트실링실리콘산화막
25b, 25c : 게이트실링실리콘질화막 26 : 소스/드레인 접합
27 : 폴리실라잔 베이스 SOG 27a : 제1SOG
27b : 제2SOG 27c : 콘택플러그분리막패턴
28 : 콘택홀 29 : 콘택플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 SOG(Spin On Glass) 공정을 이용한 반도체 소자의 제조 방법에 관한 것이다.
초고집적 반도체 소자에 있어서, 최소 선폭이 감소됨에 따라 미세 도선 패턴들 사이의 간격이 급격히 좁아지게 되었다. 그리하여 미세 도선 패턴의 간극을 갭필하고 평탄화시키는 것이 큰 문제로 대두되고 있다. 또한, 기판에 형성되는 미세한 MOSFET 소자의 원하는 성능을 획득하고 열화현상을 억제하기 위해서는 후속 공정의 온도가 낮아야만 한다.
위와 같이, 미세 도선 패턴의 간극을 갭필하는 갭필절연막으로는 BPSG(Boron Phosphorus Silicate Glass)가 주로 사용되었다. 그러나, BPSG는 800℃ 이상의 고온 리플로우(reflow) 공정이 필요하며 습식 식각시 식각량이 많아서 미세한 갭을 갭필하기에는 부적합하다.
따라서, 최근에는 저온 공정이 가능하면서도 미세 갭을 충분히 갭필할 수 있는 SOG(Spin On Glass) 공정이 제안되었는데, SOG 공정은 BPSG 공정보다 낮은 온도(400℃∼800℃)에서도 공정이 가능하며, 우수한 갭필 특성과 막질을 나타내기 때문 에 초고집적 반도체소자의 갭필절연막으로 널리 사용하고 있다.
도 1a는 종래기술에 따라 제조된 반도체소자의 구조를 간략히 도시한 단면도이고, 도 1b는 도 1a에 도시된 반도체소자의 평면도이다.
도 1a를 참조하여 종래기술에 따른 반도체소자의 제조 방법을 설명하면 다음과 같다.
먼저, 반도체 기판(11)의 소정영역에 STI 공정을 통해 소자분리영역(12)을 형성하고, 소자분리영역(12)을 포함한 반도체 기판(11) 상에 게이트절연막(13)을 형성한다. 이때, 소자분리영역(12)에 의해 활성영역(11a)이 정의된다.
그리고, 게이트절연막(13) 상에 게이트전극(14)과 하드마스크(15)의 순서로 적층되는 게이트패턴(G)을 형성하고, 게이트패턴(G)의 양측벽에 접하는 게이트스페이서를 형성한다. 이때, 게이트스페이서는 게이트실링산화막(gate sealing oxide, 16)과 게이트실링질화막(gate sealing nitride, 17)으로 구성된다.
다음으로, 게이트패턴(G) 사이의 반도체 기판(11)에 이온주입을 통해 소스/드레인 접합(18)을 형성한다.
이어서, 게이트패턴을 포함한 전면에 층간절연막(19)을 증착한 후, 층간절연막(19)을 선택적으로 식각하여 소스/드레인 접합(18)을 오픈시키는 콘택홀을 형성한다. 그리고 나서, 콘택홀을 포함한 전면에 도전막을 증착한 후 에치백 또는 CMP 공정을 진행하여 콘택홀에 매립되는 콘택플러그(20)를 형성한다.
도 1b를 참조하면, 활성영역(11a)과 소자분리영역(도시 않됨)이 정의된 반도체 기판(11) 상부에 복수개의 게이트 패턴(G)이 소정 간격을 갖고 일방향으로 나란 히 배치되어 있다. 여기서, 활성영역(11a)은 타원형태의 섬(island) 구조를 가지고, 게이트패턴 사이의 활성영역(11a)에는 도 1a의 소스/드레인접합(18)이 형성되어 있다.
그리고, 각 게이트 패턴(G)의 양측벽에는 게이트스페이서(16/17)가 형성되는데, 여기서 게이트스페이서(16/17)는 이웃한 게이트 패턴(G)에 형성된 게이트스페이서(16/17)와 서로 분리된다.
그리고, 게이트스페이서(16/17) 사이의 활성영역(11a) 상부에 콘택플러그(20)가 매립되어 있고, 콘택플러그(20)를 제외한 나머지 게이트패턴(G) 사이에는 층간절연막(19)이 매립되어 있다. 즉, 층간절연막(19)은 콘택플러그(20) 사이의 분리막 역할을 한다.
도 1a 및 도 1b에 도시된 것처럼, 콘택플러그(20)는 층간절연막(19)을 분리막으로 하여 소스/드레인 접합(18)과 연결되어 있다.
상기한 종래기술에서 층간절연막(19)은 SOG(Spin On Glass)으로 형성한 것이며, 게이트패턴(G) 사이를 갭필한 후 선택적으로 식각되어 콘택플러그(20)가 매립될 콘택홀(도시 생략)을 제공한다.
그러나, 종래기술과 같이 층간절연막(19)으로 BPSG 대신 SOG를 사용하는 경우에는, 갭필 특성은 우수하지만 다음과 같은 문제점이 있다.
먼저, 반도체기판(11)에 형성된 MOSFET의 소스/드레인접합(18)과 연결되는 콘택플러그(20)의 콘택면적이 감소될 수 있다. 초미세 소자에서 이 콘택면적이 감소되면 콘택저항 증가, 배리어메탈의 피복성 저하, 콘택홀 식각시 식각이 중단되므 로써 발생하는 오픈불량 및 이로 인한 후속 금속 배선의 단선 등의 각종 금속배선 문제가 발생된다.
상기한 바와 같이, 콘택저항이 증가되면 MOSFET의 구동전류(소스와 드레인 사이의 채널전류)가 감소되는 현상이 발생된다. 이렇게 MOSFET의 구동전류가 감소되면 MOSFET의 온/오프시의 속도가 감소되므로써 전체적으로 반도체소자의 불량이 유발되거나, 저전압 또는 저전력 반도체의 구현이 어려워지는 문제 등이 발생될 수 있다. 이러한 구동전류 감소 현상을 해결하고자 이온주입 조건을 조절하여 MOSFET의 문턱전압을 감소시키면 MOSFET의 대기 상태(Standby)에서 누설전류가 증가하거나, 소스/드레인접합간의 누설전류 증가 문제 등으로 트랜지스터의 신뢰성이 저하되고, 전체 반도체칩의 수율은 저하될 수 있다.
이와 같이 MOSFET와 직접 연결되는 콘택플러그의 콘택면적 감소로부터 유발되는 문제를 억제할 수 있는 방법으로 MOSFET의 게이트 패턴의 양측벽에 형성된 게이트스페이서 또는 실링질화막(sealing nitride)의 증착 두께를 감소시키는 방법이 제안되었다.
그러나, 콘택면적을 증가시키기 위해 게이트스페이서의 두께를 감소시키는 경우에는 다음과 같은 문제가 발생한다.
첫째, 게이트스페이서의 증착 두께가 감소하기 때문에 게이트스페이서 이후에 진행되는 소스/드레인접합 형성을 위한 이온주입 공정시에 소스/드레인접합과 게이트패턴간의 오버랩 구간이 증가되고(즉, 소스/드레인접합이 게이트패턴의 중앙측으로 더 확산됨), 이에 따라 MOSFET의 유효채널길이가 감소되어 문턱전압 감소 및 핫캐리어 열화 등 MOSFET의 단채널효과(short channel)가 나타나는 문제가 있다.
둘째, 게이트스페이서의 증착 두께가 감소하면 게이트패턴과 콘택플러그간 절연 마진이 부족하게 되고, 이는 게이트패턴과 콘택플러그간 숏트를 유발할 가능성이 증가하는 문제를 초래한다.
위와 같은 문제점들로 인해 150nm 이하의 최소선폭을 갖는 초고집적 반도체소자에서 콘택 면적을 확보하는 문제는 소자 제조에 있어서 가장 중요한 문제중의 하나로 인식되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 게이트스페이서로 사용하는 실리콘질화막의 증착 두께를 감소시키지 않으면서도 게이트패턴 사이의 콘택 면적을 충분히 확보할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체 기판 상부에 복수개의 게이트패턴을 형성하는 단계, 상기 게이트패턴 상부에 게이트실링절연막을 형성하는 단계, 상기 게이트패턴 양측의 반도체 기판에 소스/드레인접합을 형성하는 단계, 상기 게이트실링절연막 상에 상기 복수개의 게이트패턴 사 이를 갭필하는 SOG를 형성하는 단계, 상기 SOG를 경화시키면서 상기 게이트실링절연막의 두께를 축소시키도록 두번의 열처리를 진행하는 단계, 상기 두 번의 열처리된 SOG를 선택적으로 식각하여 상기 게이트패턴 사이의 상기 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀에 매립되어 상기 소스/드레인접합과 연결되는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 두번의 열처리를 진행하는 단계는 상기 SOG를 실리콘산화막과 인산화막의 혼합구조로 치환시키는 1차 열처리 단계, 및 상기 1차 열처리된 SOG를 경화시키면서 인산계 물질을 생성시켜 상기 게이트실링절연막의 두께를 축소시키는 2차 열처리를 진행하는 단계를 포함하는 것을 특징으로 하며, 상기 1차 열처리는 인산과 수분 증기의 혼합분위기로 진행하는 것을 특징으로 하고, 상기 1차 열처리는 300℃∼500℃ 범위의 저온에서 진행하는 것을 특징으로 하며, 상기 2차 열처리는 수소와 산소의 혼합 분위기로 600℃∼900℃ 범위에서 진행하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상부에 복수개의 게이트패턴을 형성하는 단계, 상기 게이트패턴 상부에 게이트실링산화막과 게이트실링질화막을 차례로 형성하는 단계, 상기 게이트패턴 양측의 반도체 기판에 소스/드레인접합을 형성하는 단계, 상기 게이트실링질화막 상에 상기 복수개의 게이트패턴 사이를 갭필하는 SOG를 형성하는 단계, 상기 SOG를 실리콘산화막과 인산화막의 혼합구조로 치환시키는 1차 열처리 단계, 상기 1차 열처리된 SOG를 경화시키면서 인산계 물질을 생성시켜 상기 게이트실링질화막의 두께를 축소시키는 2차 열처리를 진행하는 단계, 상기 두 번의 열처리된 SOG를 선택적으로 식각하여 상기 게이트패 턴 사이의 반도체 기판 표면을 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀에 매립되어 상기 소스/드레인접합과 연결되는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 1차 열처리는 인산과 수분 증기의 혼합분위기로 진행하는 것을 특징으로 하고, 상기 1차 열처리는 300℃∼500℃ 범위의 저온에서 진행하는 것을 특징으로 하며, 상기 2차 열처리는 수소와 산소의 혼합 분위기로 600℃∼900℃ 범위에서 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)에 소자분리영역(22)을 형성하여 활성영역을 정의한다. 이때, 소자분리영역(22)은 잘 알려진 바와 같이, STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조로 형성한 실리콘산화막 물질이다.
다음으로, 반도체 기판(21) 상에 게이트절연막(23)을 형성한 후, 게이트절연막(23) 상에 게이트전극(24a)과 게이트하드마스크(24b)의 순서로 적층되는 게이트패턴(24)을 형성한다. 이때, 게이트절연막(23)은 열산화 공정을 통해 형성한 실리콘산화막일 수 있고, 게이트전극(24a)은 폴리실리콘막, 폴리실리콘막과 금속실리사 이드막의 적층, 폴리실리콘막과 금속막의 적층 구조일 수 있으며, 게이트하드마스크(24b)는 실리콘질화막이다. 여기서, 게이트전극(24a)으로 사용되는 금속막은 텅스텐막(W)이 바람직하고, 금속실리사이드는 텅스텐실리사이드(WSi)가 바람직하다.
다음으로, 게이트패턴(24)을 포함한 전면에 게이트패턴을 실링(sealing)하는 게이트스페이서 절연막으로서 게이트실링실리콘산화막(SiO2, 25a)과 게이트실링실리콘질화막(Si3N4, 25b)을 차례로 증착한다. 이때, 도시되지 않았지만, 게이트실링실리콘산화막(25a) 형성전에 실링질화막을 증착할 수도 있다.
다음으로, 불순물의 이온주입을 진행하여 게이트패턴 사이의 활성영역에 소스/드레인 접합(26)을 형성한다.
도 2b에 도시된 바와 같이, 소스/드레인 접합(26)이 형성된 반도체 기판(21)의 전면에 폴리실라잔(Polysilazane, Si-N-H) 베이스의 SOG 용액을 도포 및 베이킹하여 게이트패턴(24) 사이의 간극을 갭필하는 폴리실라잔 베이스 SOG(27)를 형성한다.
이때, 폴리실라잔 베이스 SOG(27)의 도포 두께는 게이트패턴(24)의 높이에 따라 증가하는데, 후속 열처리시에 폴리실라잔 베이스 SOG(27)가 15%∼20% 정도 수축되는 것을 고려하여 결정한다.
그리고, 베이킹 공정은 대기중 또는 산소분위기의 핫플레이트(Hot plate)나 오븐(Oven)을 이용하여 100℃∼250℃ 온도에서 진행하며, 이러한 베이킹 공정을 통해 폴리실라잔 베이스 SOG(27) 내에 잔존하는 용매(Solvent)를 배출시킨다.
위와 같이, 폴리실라잔 베이스 SOG(27)를 형성한 후에, 폴리실라잔 베이스 SOG(27)을 경화 및 막 치밀화를 위해 두 번(1차 및 2차)에 걸쳐서 열처리한다. 이때, 두 번의 열처리는 퍼니스 열처리(Furnace annealing) 방식을 이용하는데, 1차 열처리는 인산과 수분 증기의 혼합(H3PO4+H2O Vapor) 분위기로 저온에서 진행하고, 2차 열처리는 수소와 산소가스의 혼합(H2+O2) 분위기로 고온에서 진행한다.
먼저, 도 2c에 도시된 바와 같이, 인산과 수분 증기의 혼합분위기(H3PO4+H2O Vapor)로 진행하는 1차 열처리를 진행하는데, 1차 열처리는 300℃∼500℃ 범위의 저온에서 20분∼120분 동안 진행하며, 인산과 수분 증기의 비율은 1:2∼1:10 범위로 한다.
이러한 저온의 1차 열처리를 통해 폴리실라잔 베이스의 SOG(27)가 실리콘산화막 매트릭스(SiO2 Matrix)에 인산화막(PxOy)이 일부 첨가된 이성분계 산화막(Binary system oxide)으로 상전환된다. 즉, 실리콘산화막(SiO2)과 인산화막(PxOy )이 혼합된 제1SOG(27a)로 치환된다.
다음으로, 도 2d에 도시된 바와 같이, 실리콘산화막과 인산화막이 혼합된 제1SOG(27a)에 대해 수소와 산소의 혼합분위기(H2+O2)로 2차 열처리를 진행한다.
여기서, 2차 열처리는 제1SOG(27a)를 완전히 경화(Hardening)시키고 동시에 제1SOG(27a) 내의 인산화막(PxOy)과 수소 및 산소(H2+O2)의 반응(즉, 가수분해 반응)으로 인산 계열의 물질(PO[OH]x)을 재생성시킬 목적으로 진행하는데, 열처리 온도는 600℃∼900℃ 범위의 비교적 고온으로 유지한다.
이와 같이, 2차 열처리를 통해 인산 계열의 물질을 재생성시키면, 재생성된 인산 계열 물질들 중 일부가 열확산(Thermal diffusion)하여 제1SOG(27a) 하부의 게이트실링실리콘질화막(25b)과 접하게 된다. 이처럼 인산계열물질이 게이트실링실리콘질화막(25b)에 접하게 되면, 게이트실링실리콘질화막(25b) 표면이 식각되거나 산화되면서 상부의 제1SOG(27a)와 재결합하는 반응이 반복적으로 일어나게 된다. 그 결과, 게이트실링실리콘질화막(25b)의 표면 일부가 소실되고 제1SOG(27a)은 15% 정도 수축하면서 경화하게 된다. 이하, 2차 열처리가 진행된 제1SOG(27a)를 제2SOG(27b)라고 약칭하고, 표면 일부가 소실된 게이트실링실리콘질화막(25b)을 '게이트실링실리콘질화막(25c)'이라고 약칭하기로 한다.
도 2e에 도시된 바와 같이, 2차 열처리가 진행되어 형성된 제2SOG(27b) 상에 콘택마스크를 형성한 후, 콘택마스크를 식각배리어로 제2SOG(27b)을 식각하여 게이트패턴(24) 사이의 소스/드레인접합(26)을 오픈시키는 콘택홀(28)을 형성한다. 이때, 콘택홀(28) 형성을 위한 콘택식각 공정은 실리콘산화막 건식식각 방식을 이용한 1차 콘택식각 공정으로 제2SOG(27b)을 식각하여 콘택플러그분리막패턴(27c)을 형성하고, 계속해서 실리콘질화막 건식식각 방식을 이용한 2차 콘택식각 공정으로 게이트실링실리콘질화막(25c)을 식각하여 소스/드레인접합(26) 표면을 노출시키는 콘택홀(28)을 완전히 오픈시킨다. 여기서, 게이트실링실리콘질화막(25c) 식각시 게이트실링실리콘질화막(25c) 식각후 드러나는 게이트실링실리콘산화막(25a)과 게이트절연막(23)도 동시에 식각되어 소스/드레인접합(26)의 표면이 완전히 오픈된다.
이러한 콘택홀(28)을 살펴보면, 종래기술에 비해 게이트실링실리콘질화막(25c)의 두께 감소에 비례하여 그만큼 콘택홀(28)의 오픈영역이 확장된다.
그리고, 게이트실링실리콘질화막(25c)의 두께가 축소되었으므로 콘택홀(28) 형성을 위한 1차 콘택식각공정이 용이해지고 콘택홀 오픈불량 발생 정도가 현저히 감소한다. 즉, 게이트실링실리콘질화막(25c)의 두께가 축소되어 제2SOG(27b) 식각의 식각 중단 현상이 없어 콘택홀 오픈 불량이 없다.
도 2f에 도시된 바와 같이, 실리콘산화막 식각 용액을 이용하여 콘택홀(28) 바닥에 잔류할 수 있는 산화막 계열의 부산물을 세정한다. 이때, 세정시 사용하는 실리콘산화막 식각 용액은 HF/H2O 혼합용액 또는 희석된 BOE 용액(NH4F/HF/H2 O)을 사용한다.
다음으로, 세정 공정이 완료된 콘택홀(28)을 채울때까지 콘택플러그분리막패턴(27c) 상부에 콘택플러그로 사용될 도전막을 증착한다. 이때, 도전막은 폴리실리콘, 실리콘에피택셜층, Ti, TiN, W, Al, Cu, WSi, TiSi, CoSi, NiSi 또는 TaSi를 단독으로 사용하거나, 이들의 조합을 사용한다.
상기 도전막 증착시에 콘택홀(28)의 오픈영역이 넓어져 있는 상태이므로 도전막의 피복성이 증대된다.
다음으로, 전면 건식식각 방식이나 화학적기계적연마(CMP) 방식을 이용하여 도전막을 선택적으로 제거하여 콘택홀(28)에 매립되는 콘택플러그(29)를 형성한다. 이때, 화학적기계적연마 방식을 이용하는 경우에는 게이트패턴(24)의 상부가 드러 날때까지 연마를 진행하여 콘택플러그분리막패턴(27c)도 일부 제거해준다.
위와 같은 콘택플러그(29) 형성 공정에 의해 게이트패턴(24) 사이의 소스/드레인접합(26)에 연결되는 콘택플러그(29)가 형성되고, 콘택플러그(29)가 형성되지 않는 게이트패턴(24) 사이에는 콘택플러그분리막패턴(27c)이 잔류한다.
전술한 바와 같이, 폴리실라잔 베이스 SOG(27) 형성후에, 두번의 열처리를 서로 다른 분위기에서 진행하여, 게이트스페이서 역할을 하는 게이트실링실리콘질화막(25b)을 일부 식각하거나 산화시켜 게이트실링실리콘질화막(25c)의 두께를 감소시켜주므로써 후속 콘택홀(28)의 오픈 범위를 넓힐 수 있다.
도 3은 본 발명의 실시예에 따른 콘택홀의 오픈범위의 넓어짐을 설명하기 위한 평면도이다.
도 3을 참조하면, 게이트실링실리콘질화막(25c)이 콘택플러그분리막패턴(27c)으로 사용된 폴리실라잔 베이스 SOG(27)를 두 번의 열처리를 서로 다른 분위기에서 진행하는 동안 일부 식각하거나 산화되어 그 두께가 감소한다.
이에 따라, 콘택플러그(29)가 매립될 콘택홀의 오픈영역이 'D'의 폭으로 넓어진다.
상술한 바와 같이, 본 발명은 콘택플러그(29)의 콘택면적을 증가시키므로써 콘택저항을 감소시키고, 이처럼 콘택저항이 감소하면 MOSFET의 구동전류 증가하게되어 MOSFET에서 구동전류 감소로부터 초래되는 동작불량의 가능성이 현저히 감소하고, 반도체칩의 속도 신뢰성또한 증대된다.
그리고, MOSFET의 구동전류가 증가함에 따라 MOSFET의 문턱전압을 증가시킬 수 있는 마진을 확보하고, 이로써 트랜지스터의 오프누설전류(Off-leakage current)나 펀치쓰루(Punch through) 누설전류를 감소시킨다.
결과적으로, 본 발명은 소스/드레인접합과 콘택플러그간의 저항이 감소되므로, 반도체칩의 불량을 감소시키고, 수율이 증대되며, 신뢰성이 향상된다. 또한, 콘택면적의 확보가 용이하기 때문에 보다 미세한 패턴을 사용하는 초고집적 반도체소자의 제조가 가능해진다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소스/드레인 접합과 콘택플러그간 콘택면적을 증가시키므로써 콘택저항을 감소시켜 금속배선의 신뢰성을 향상시킴과 동시에 MOSFET의 구동전류를 증가시킬 수 있는 효과가 있다.

Claims (15)

  1. 반도체 기판 상부에 복수개의 게이트패턴을 형성하는 단계;
    상기 게이트패턴 상부에 적어도 질화막을 포함하는 게이트실링절연막을 형성하는 단계;
    상기 게이트패턴 양측의 반도체 기판에 소스/드레인접합을 형성하는 단계;
    상기 게이트실링절연막 상에 상기 복수개의 게이트패턴 사이를 갭필하는 SOG를 형성하는 단계;
    상기 SOG를 경화시키면서 상기 게이트실링절연막의 두께를 축소시키도록 두번의 열처리를 진행하는 단계;
    상기 두 번의 열처리된 SOG를 선택적으로 식각하여 상기 게이트패턴 사이의 상기 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 매립되어 상기 소스/드레인접합과 연결되는 콘택플러그를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 두번의 열처리를 진행하는 단계는,
    상기 SOG를 실리콘산화막과, 상기 게이트실링절연막을 일부 소실시킬 수 있 는 식각물질을 포함하는 산화막의 혼합구조로 치환시키는 1차 열처리 단계; 및
    상기 1차 열처리된 SOG를 경화시키면서 상기 게이트실링절연막을 일부 소실시킬 수 있는 식각 물질을 생성시켜 상기 게이트실링절연막의 두께를 축소시키는 2차 열처리를 진행하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 1차 열처리는,
    인산과 수분 증기의 혼합분위기로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 1차 열처리는 300℃∼500℃ 범위의 저온에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제3항에 있어서,
    상기 1차 열처리에서, 상기 인산과 수분 증기의 비율은 1:2∼1:10 범위로 하 는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제2항에 있어서,
    상기 2차 열처리는 수소와 산소의 혼합 분위기로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 2차 열처리는 600℃∼900℃ 범위에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제1항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 두 번의 열처리된 SOG를 식각하는 1차 콘택식각 단계; 및
    상기 게이트실링절연막을 식각하여 상기 반도체 기판 표면을 오픈시키는 2차 콘택식각 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 반도체 기판 상부에 복수개의 게이트패턴을 형성하는 단계;
    상기 게이트패턴 상부에 게이트실링산화막과 게이트실링질화막을 차례로 형성하는 단계;
    상기 게이트패턴 양측의 반도체 기판에 소스/드레인접합을 형성하는 단계;
    상기 게이트실링질화막 상에 상기 복수개의 게이트패턴 사이를 갭필하는 SOG를 형성하는 단계;
    상기 SOG를 실리콘산화막과 인산화막의 혼합구조로 치환시키는 1차 열처리 단계;
    상기 1차 열처리된 SOG를 경화시키면서 인산계 물질을 생성시켜 상기 게이트실링질화막의 두께를 축소시키는 2차 열처리를 진행하는 단계
    상기 두 번의 열처리된 SOG를 선택적으로 식각하여 상기 게이트패턴 사이의 반도체 기판 표면을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 매립되어 상기 소스/드레인접합과 연결되는 콘택플러그를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 1차 열처리는,
    인산과 수분 증기의 혼합분위기로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 1차 열처리는,
    300℃∼500℃ 범위의 저온에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제10항에 있어서,
    상기 1차 열처리에서, 상기 인산과 수분 증기의 비율은 1:2∼1:10 범위로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제9항에 있어서,
    상기 2차 열처리는,
    수소와 산소의 혼합 분위기로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  14. 제13항에 있어서,
    상기 2차 열처리는,
    600℃∼900℃ 범위에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  15. 제9항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 두 번의 열처리된 SOG를 식각하는 1차 콘택식각 단계; 및
    상기 반도체 기판 표면 상부의 게이트실링질화막과 게이트실링산화막을 식각하는 2차 콘택식각 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
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KR20020047851A (ko) * 2000-12-14 2002-06-22 박종섭 반도체 소자의 비트라인 콘택홀 형성방법

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