KR100760909B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 패턴 영역과 비패턴 영역에 동일한 패턴을 형성하여 절연막의 단차를 최소화함으로써 구리 잔여물을 제거할 수 있는 반도체 소자의 제조방법에 관한 것으로, 다수의 패턴 영역 및 다수의 비패턴 영역을 갖는 기판을 준비하는 단계; 상기 패턴 영역에 다수의 패턴을 형성하는 단계; 임의의 비패턴 영역에 상기 패턴 영역에 형성된 동일한 패턴을 형성하는 단계; 및, 상기 패턴이 형성된 기판을 화학적기계적 연마를 통해 평탄화하는 단계를 포함하여 이루어지는 것이다.
CMP, 구리 잔여물, 패턴 영역, 비패턴 영역

Description

반도체 소자의 제조방법{A method for fabricating semiconductor}
도 1은 종래의 기판을 나타낸 도면
도 2a 및 도 2b는 도 1의 Ⅰ~Ⅰ의 선상에 따른 단면도
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 도면
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도
도 5a 및 도 5b는 도 4g에 도시된 기판상에 구리 배선을 형성하는 방법을 설명하기 위한 공정단면도
＊도면의 주요부에 대한 부호 설명
110 : 기판 110a : 패턴 영역
110b : 비패턴 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 CMP 공정시 기판의 가장자리를 균일하게 연마할 수 있는 반도체 소자의 제조방법에 대한 것이다.
반도체소자가 고집적화됨에 따라 사진공정의 마진을 확보하고 배선길이를 최 소화하기 위해 하부구조물을 평탄화시키는 기술이 요구된다. 하부구조물을 평탄화시키는 방법으로는, BPSG(borophosphosilicate glass) 리플로우(reflow), 알루미늄 리플로우, 스핀온글라스(spin on glass; SOG) 에치백(etch back), 및 CMP(Chemical Mechanical Polishing) 공정등이 있다.
이 중, CMP 공정은 다수의 기판(웨이퍼)을 동시에 효율적으로 평탄화시킬 수 있는 방법으로서, 기판과 폴리싱 패드(polishing pad) 사이에 슬러리(slurry)를 투입하여 기판을 연마하는 것을 특징으로 하며, 이 방법은 리플로우 공정이나 에치백 공정으로 달성할 수 없는 넓은 공간영역의 글로벌 평탄화 및 저온 평탄화 공정을 달성할 수 있어 차세대 소자에서 유력한 평탄화 기술로 대두되고 있다.
CMP 공정은, 기존의 열산화에 의한 소자분리방법 대신 트랜치 소자분리 방법에서 트랜치 식각후 절연막을 채워넣고 평탄화를 달성하는 경우에 사용되거나, 라인 & 스페이스 형성시 역 패턴을 형성하고 전도성 물질을 채워넣은 다음 평탄화 및 라인을 분리시키는 다마신(damascene) 공정에 사용되거나, 층간절연막의 평탄화 공정에 적용하여 평탄화와 동시에 열예산(heat budget)을 감소시킬 수 있다.
금속층에 대한 CMP 공정을 위해 사용되는 연마제는 통상, 절연층을 연마 스톱층으로 사용할 수 있도록, 금속물질에 대해서는 높은 연마 속도를 가지고, 절연층에 대해서는 낮은 연마속도를 가지도록 제조된다.
도 1은 종래의 기판을 나타낸 도면이다.
종래의 기판은, 도 1에 도시된 바와 같이, 패턴이 형성되는 다수의 패턴 영역(11a)과, 패턴이 형성되지 않는 다수의 비패턴 영역(11b)을 갖는다.
여기서, 상기 각 패턴 영역(11a) 및 비 패턴 영역(11a)은 상기 기판의 다이(die)를 의미한다.
한편, 상기 각 패턴 영역(11a)에는 다수의 금속 패턴 및 이 금속 패턴간을 절연하기 위한 절연막이 형성되며, 상기 비패턴 영역(11b)에는 상기 절연막이 형성된다. 이때, 상기 비패턴 영역(11b)에는 상기 금속 패턴이 형성되지 않는다. 즉, 포토 및 식각 공정을 필요로 하지 않는 상기 절연막과 같은 패턴은 상기 기판의 전면에 형성되기 때문에, 상기 패턴 영역(11a) 및 비패턴 영역(11b)에 모두 형성된다. 그러나, 상기 비패턴 영역(11b)은 소자가 형성되는 부분이 아니기 때문에, 상기와 같은 금속 패턴이 형성되지 않는다. 이에 따라, 상기 패턴 영역(11a)에 형성된 절연막의 두께와 상기 비 패턴 영역(11a)에 형성된 절연막의 두께가 서로 달라지게 되어 단차가 발생한다.
한편, 더욱 빠른 소자의 응답속도 요구에 의해 구리가 상기 금속 패턴의 재료로 사용되면서 듀얼 다마신(Dual Damascene) 공법이 사용 되었다. 이에 따라 상기 CMP이후 배선이 형성되게 되었다. 이때, 상술한 패턴 영역(11a)과 비패턴 영역(11b)간의 단차에 의해서 구리가 CMP 공정에서 충분히 제거하지 못하게 되어 절연막 위에 구리가 남게 되고, 이에 따라 배선의 누전 현상이 발생한다.
이를 좀 더 구체적으로 설명하면 다음과 같다.
도 2a 및 도 2b는 도 1의 Ⅰ~Ⅰ의 선상에 따른 단면도이다.
먼저, 패턴 영역(11a)과 비패턴 영역(11b)을 갖는 기판(11)을 준비하고, 상기 기판(11)의 각 패턴 영역(11a)에 트랜지스터를 형성한다. 그리고, 상기 기판 (11)의 전면에 절연막(51)을 형성한다.
이후, 상기 절연막(51)에 듀얼 다마신 구조를 갖는 트렌치 및 비아홀을 형성하고, 이 트렌치 및 비아홀을 포함한 기판(11)의 전면에 차례로 확산방지막(52), 구리 씨드층(53), 및 구리 금속층(54)을 형성한다.
이때, 상기 패턴 영역(11a)은 트랜지스터가 형성되어 있고 상기 비패턴 영역(11b)은 트랜지스터가 형성되어 있지 않기 때문에, 상기 기판(11)의 전면에 형성된 절연막(51)은 각 영역에서 다른 두께를 나타낸다.
즉, 상기 패턴 영역(11a)의 절연막(51)의 두께는 상기 비패턴 영역(11b)의 절연막(51)의 두께보다 더 두껍다.
이후, 도 2b에 도시된 바와 같이, CMP 공정을 통해 상기 구리 금속층을 연마하면, 상기 트렌치 및 비아홀 내부에는 구리 배선층(55)이 형성된다. 이때, 상기 절연막(51)의 단차에 의해 상기 비패턴 영역(11b)에는 구리 금속층(56)이 완전히 제거되지 못하고 남아 있게 된다.
이 남은 구리 금속층(56)(구리 잔여물)은 후속 공정시 상기 패턴 영역(11a) 또는 기판(11)의 배면으로 침투하여 배선의 누전현상을 일으킬 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 패턴 영역과 비패턴 영역에 동일한 패턴을 형성하여 절연막의 단차를 최소화함으로써 구리 잔여물을 제거할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 다수의 패턴 영역 및 다수의 비패턴 영역을 갖는 기판을 준비하는 단계; 상기 패턴 영역에 다수의 패턴을 형성하는 단계; 임의의 비패턴 영역에 상기 패턴 영역에 형성된 동일한 패턴을 형성하는 단계; 및, 상기 패턴이 형성된 기판을 화학적기계적 연마를 통해 평탄화하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
여기서, 상기 패턴 영역에 패턴을 형성하는 단계와 상기 비패턴 영역에 패턴을 형성하는 단계를 동시에 진행하는 것을 특징으로 한다.
상기 패턴이 형성되는 비표시 영역은, 상기 패턴 영역과 인접한 비표시 패턴 영역인 것을 특징으로 한다.
상기 각 패턴 영역 및 비패턴 영역에는 트랜지스터가 형성되는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 다수의 패턴 영역 및 다수의 비패턴 영역을 갖는 기판을 준비하는 단계; 상기 각 패턴 영역 및 임의의 비패턴 영역에 각각 트랜지스터를 형성하는 단계; 상기 각 트랜지스터를 포함한 기판의 전면에 절연막을 형성하는 단계; 상기 각 패턴 영역에 위치한 절연막 부분에 트렌치 및 비아홀을 형성하는 단계; 상기 트렌치 및 비아홀을 포함한 기판의 전면에 구리 금속층을 형성하는 단계; 및, 상기 구리 금속층을 화학적기계적 연마를 통해 평탄화하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 도면으로서, 동 도면에 도시된 바와 같이, 기판(110)의 패턴 영역(110a)과 비패턴 영역(110b)에 모두 동일한 패턴을 형성하는 것이 본 발명의 특징이다.
이때, 상기 패턴 영역(110a)과 인접한 비패턴 영역(110b)에 상기 패턴을 형성하여도 무방하며, 또는 상기 각 비패턴 영역(110b)에 모두 패턴을 형성하여도 무방하다.
여기서, 상기 패턴은 트랜지스터가 될 수 있다.
이를 좀 더 구체적으로 설명하면 다음과 같다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 4a를 참조하면, 반도체 기판(110)의 전면에, 후속 공정인 아이솔레이션 공정(ISO)을 실시하기 위해 패드 산화막(112)과 패드 질화막(114)을 순차적으로 형성한다.
도 4b를 참조하면, 상기 패드 산화막과 패드 질화막을 포함한 상기 반도체 기판(110)의 전면에 포토레지스트(Photoresist)를 증착한 후, 이를 포토 마스크를 이용한 노광공정을 실시하여 포토레지스트 패턴(116)을 형성한다. 이어서, 상기 포토레지스트 패턴(116)을 아이솔레이션(ISO) 마스크로 이용한 STI(Sallow Trench Isolation)공정을실시하여 소자 분리막(118)을 형성한다. 이때, 상기 반도체 기판(110)(10)은 소자 분리막(118)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영 역)으로 분리된다.
도 4c를 참조하면, 포토레지스트 패턴(116)을 제거하기 위한 스트립 공정을 실시하여 포토레지스트 패턴(116)을 제거한 후 소정의 세정공정을 실시하여 패드 질화막(114) 및 패드 산화막(112)을 순차적으로 제거한다. 이어서, 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(110)에 웰 영역(120)을 형성한다.
도 4d를 참조하면, 상기 웰 영역이 형성된 반도체 기판(110)의 전면에 열 산화공정이나 급속 열처리 공정을 실시하여 게이트 산화막(122)을 형성한다.
이어서, 상기 게이트 산화막(122)이 형성된 반도체 기판(110)의 전면에 게이트 전극용 폴리실리콘층(124)을 형성한다.
도 4e를 참조하면, 게이트 전극 패턴용 마스크를 이용한 포토 및 식각공정을 실시하여 상기 폴리실리콘층(124) 및 게이트 산화막(122)을 순차적으로 식각하여 게이트 전극(126)을 형성한다. 이어서, 반도체 기판(110)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P - 또는 N - )(128)을 형성한다.
도 4f를 참조하면, 소정의 증착 및 식각공정을 순차적으로 실시하여 게이트 전극(126)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(130)를 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P + 또는 N + )(132)을 형성한다. 이로써, 게이트 전극(126)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다. 또한, 저농도 접합영역 (28)과 고농도 접합영역(132)으로 이루어진 소오스/드레인 영역(134)이 형성된다.
한편, 상기 스페이서(130)를 형성하는 과정에서 상기 소자 분리막(118)의 가장자리가 식각되게 될 수 있는데, 그러면 상기 소자 분리막(118)의 가장자리 부분의 두께가 낮아지게 되며, 이로 인해 상기 소자 분리막(118)과 상기 소오스/드레인 영역(134)간에 단차가 발생된다. 이때, 상기 단차에 의해서, 상기 소오스/드레인 영역(134)과 상기 소자 분리막(118)간의 경계부에서 상기 소오스/드레인 영역(134)이 노출되게 된다.
도 4g를 참조하면, 고농도 접합영역(132)과 게이트 전극(126) 상에 살리사이드(Self align silicide; SALICIDE)(136)를 형성한다.
이와 같이 하여 각 패턴 영역(110a) 및 비패턴 영역(110b)에 트랜지스터를 형성한다.
이어서, 상기와 같이 트랜지스터가 형성된 기판(110)에 구리 배선을 형성하는 방법을 설명하면 다음과 같다.
도 5a 및 도 5b는 도 4g에 도시된 기판상에 구리 배선을 형성하는 방법을 설명하기 위한 공정단면도로서, 도 5a 및 도5b는 도 3의 Ⅱ~Ⅱ의 선상에 따른 단면을 나타낸다.
먼저, 도 5a에 도시된 바와 같이, 기판(110)의 전면에 절연막(501)을 형성한다. 이때, 상술한 바와 같이, 상기 패턴 영역(110a)과 비패턴 영역(110b)에는 모두 트랜지스터가 형성되었기 때문에 상기 패턴 영역(110a)의 절연막(501)의 두께와 상기 비패턴 영역(110b)의 절연막의 두께는 서로 동일하다.
이후, 상기 패턴 영역(110a)의 절연막(501)을 패터닝하여 트렌치 및 비아홀을 형성하고, 상기 트렌치 및 비아홀을 포함한 기판(110)의 전면에 확산방지막(502), 구리 씨드층(503), 및 구리 금속층(504)을 형성한다.
이어서, 도 5b에 도시된 바와 같이, CMP 공정을 통해 상기 절연막(501)의 표면이 나타날때까지 상기 확산방지막(502), 구리 씨드층(503), 및 구리 금속층(504)을 연마하면, 상기 트렌치 및 비아홀 내부에는 구리 배선층(505)이 형성된다. 이때, 패턴 영역(110a) 및 비패턴 영역(110b)의 절연막(501)이 모두 같은 두께를 가지므로, 상기 절연막(501)상의 구리 금속층(504)이 완전히 제거된다. 즉, 본 발명에 따른 반도체 소자의 제조방법에 따르면, 구리 잔여물이 발생하지 않는다.
한편, 상기 비패턴 영역(110b)에도 상기 패턴 영역(110a)에 형성된 트렌치 및 비아홀을 및 구리 배선층을 형성하여도 무방하다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 제조방법에는 다음과 같은 효과가 있다.
본 발명에서는 패턴 영역과 비패턴 영역에 동일한 패턴을 형성함으로써 패턴 영역에 형성된 절연막과 비패턴 영역에 형성된 절연막간의 단차를 줄일 수 있다. 따라서, CMP 공정시 구리 잔여물이 발생되는 것을 방지할 수 있다.

Claims (5)

  1. 다수의 패턴 영역 및 다수의 비패턴 영역을 갖는 기판을 준비하는 단계;
    상기 패턴 영역에 다수의 패턴을 형성함과 동시에, 임의의 비패턴 영역에 상기 패턴 영역에 형성된 동일한 패턴을 형성하는 단계; 및,
    상기 패턴이 형성된 기판을 화학적기계적 연마를 통해 평탄화하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 패턴이 형성되는 임의의 비패턴 영역은, 상기 패턴 영역과 인접한 비패턴 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 각 패턴 영역 및 비패턴 영역에는 트랜지스터가 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 다수의 패턴 영역 및 다수의 비패턴 영역을 갖는 기판을 준비하는 단계;
    상기 각 패턴 영역과 임의의 비패턴 영역에 동시에 트랜지스터를 형성하는 단계;
    상기 각 트랜지스터를 포함한 기판의 전면에 절연막을 형성하는 단계;
    상기 각 패턴 영역에 위치한 절연막 부분에 트렌치 및 비아홀을 형성하는 단계;
    상기 트렌치 및 비아홀을 포함한 기판의 전면에 구리 금속층을 형성하는 단계; 및,
    상기 구리 금속층을 화학적기계적 연마를 통해 평탄화하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
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