KR19990018678A

KR19990018678A - 반도체 장치의 평탄도 특성을 향상시키기 위한 더미칩 형성방법

Info

Publication number: KR19990018678A
Application number: KR1019970041900A
Authority: KR
Inventors: 김인철
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-08-28
Filing date: 1997-08-28
Publication date: 1999-03-15

Abstract

반도체 장치의 평탄도 특성을 향상시키기 위한 더미칩 형성 방법이 개시되어 있다. 웨이퍼상에 메인칩들과, 메인칩들 주변에 더미칩들을 일부 형성시킨다. 그리고 나서 상기 웨이퍼의 라벨링이 형성되어 있는 플랫존에 국부적인 노광공정을 실시하여 더미칩들을 형성한다. 또는 상기 웨이퍼의 플랫존에 라벨링을 전면적으로 넓게 형성한다. 상기 형성된 더미칩들이나 라벨링에 의해 메인칩들과의 단차를 줄여 층간절연막의 두께를 균일하게 형성하여 평탄도를 개선할 수 있다.

Description

반도체 장치의 평탄도 특성을 향상시키기 위한 더미칩 형성 방법

본 발명은 반도체 장치의 평탄도 특성을 향상시키기 위한 방법에 관한 것으로, 보다 상세하게는 화학적 기계 평탄화(Chemical Mechanical Polishing , 이하 CMP라 칭함)를 실시함에 있어 발생되는 디싱(dishing) 현상을 방지하여 반도체 장치의 평탄도 특성을 향상시키기 위한 더미칩 형성 방법에 관한 것이다.

반도체 메모리 셀의 집적도가 증가함에 따라 층간 절연막 상에 형성되는 전도층의 두께 또한 점차 미세화가 요구된다. 이러한 미세한 전도층을 형성하기 위해서는, 먼저 전도층 하부에 존재하는 층간 절연막의 평탄도 특성을 향상시키는 것이 우선 실현되어야 한다. 일반적으로 평탄화 공정은, 후속의 공정에서 사진공정을 실시함에 있어서 구조물의 단차로 인해 해상력이 떨어지는 문제점을 해결할 수 있으므로 트렌치 캐패시터, 트랜치 분리, 콘택, 비트 라인, 층간 절연막등의 형성 공정 후에 필수적으로 수행되고 있는 공정중의 하나이다. 상기 평탄화 공정은, 단차가 형성되어 있는 구조물에 물질을 채움과 동시에 상부를 평탄화시키는 CMP 공정이 통상적으로 실시되고 있다. 그러나 상기 공정은 평탄화 측면에서는 우수한 특성을 보이지만 상기 공정을 실시함에 앞서 우선적으로 해결되어야 할 문제점이 있다. 상기 문제점 중의 하나로 소위 디싱(dishing) 현상이 있는데, 이 디싱 현상은 층간 절연막 아래에 형성되어 있는 하부 전도층의 패턴모양이나 그 위치에 따라 국부적으로 층간 절연막이 꺼지는 현상이다. 상기 디싱 현상으로 인해 CMP 공정시 식각되는 층간 절연막의 두께가 일정하지 못하게 되는 문제가 발생한다. 이러한 문제점을 해소하기 위해서, 층간 절연막 하부에 전도층을 형성시킬 때 실제 동작과 관계없는 더미 패턴(dummy pattern)을 규칙적인 간격으로 삽입하여 디싱 현상을 완화시킬 수 있는 방법이 제안되었다.

도 1에는 종래 방법에 따라 칩들이 형성된 웨이퍼의 평면도를 나타낸다.

웨이퍼(10)상에 메인칩(부호 M)(20)들과 더미칩(부호 D)(30)들, 그리고 플랫존(40)이 형성되어 있다. 상기 웨이퍼(10)의 비어 있는 가장자리에 더미칩(30)들을 일부 형성시킴으로써 층간 절연막의 두께를 일정하게 형성시킬 수 있다. 그러나 상기 웨이퍼(10)의 플랫존(40) 영역, 다시 말해 라벨링이 형성되는 영역에 위치한 메인칩(20a, 20b, 20c, 20d, 20e)아래에는 더미칩을 형성시키지 못하여 후속의 CMP 공정에서 디싱 현상이 발생한다. 왜냐하면, 상기 웨이퍼(10)의 플랫존(40)에는 라벨링을 형성시키게 되는데, 넓이가 약 수십 μm, 깊이가 약 수 μm 인 라벨링의 위치와 겹치게 더미칩을 형성할 경우 패턴이 불규칙하게 형성되어 떨어지거나, 층간 절연막이 균일하게 형성되지 못하여 메인칩가 주변 영역간에 단차가 형성되므로 CMP 공정시 층간 절연막의 식각량 조절이 어려워진다. 더구나 CMP 식각량이 많을 경우에는 하부 전도층이 드러나 동작이 불가능하게 되는 문제점이 발생하기도 한다.

따라서 본 발명의 목적은, 상기한 종래의 문제점을 해소하여 반도체 장치의 평탄도 특성을 향상시킬 수 있는 더미칩 형성 방법을 제공함에 있다.

본 발명의 또 다른 목적은, 디싱 현상을 방지하여 반도체 장치의 평탄도 특성을 향상시킬 수 있는 방법을 제공함에 있다.

도 1은 종래 방법에 따라 칩들이 형성된 웨이퍼를 도시한 평면도

도 2는 본 발명의 일실시예에 따라 칩들이 형성된 웨이퍼를 도시한 평면도

도 3은 본 발명의 또 다른 일실시예에 따라 칩들이 형성된 웨이퍼를 도시한 평면도

상기의 목적들을 달성하기 위해서 본 발명의 일예의 방법은, 웨이퍼상에 메인칩들과, 메인칩들 주변에 더미칩들을 일부 형성시키는 단계와, 상기 웨이퍼의 라벨링이 형성되어 있는 플랫존에 국부적인 사진공정을 추가하여 떡판 형태의 더미칩을 형성시킴을 특징으로 한다. 바람직하게는, 상기 더미칩들은 라벨링이 형성되어 있는 플랫존을 제외한 상기 웨이퍼의 가장자리 빈 공간에 형성시킨다.

또한 상기 목적들을 달성하기 위해서 본 발명의 또 다른 방법은, 웨이퍼상에 메인칩들과, 메인칩들 주변에 더미칩들을 일부 형성시키는 단계와, 더미칩을 형성시키지 않은 플랫존에는 라벨링을 전면적으로 넓게 형성함을 특징으로 하는 반도체 장치의 공정 방법을 제공한다. 바람직하게는, 상기 라벨링은 EEW(Edge Expose Window) 장비나 노광장비의 가리개를 이용하여 형성시킨다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 보다 상세히 설명하고자 한다.

도 2는 본 발명의 제1실시예에 의해 메인칩들과 더미칩들이 형성되어 있는 웨이퍼의 평면도이다. 웨이퍼(100)상에 메인칩(부호 M)(200)들과, 메인칩들이 형성되지 않은 웨이퍼의 가장자리 부분에는 더미칩(부호 D)(300)들, 그리고 플랫존(400)이 형성되어 있다. CMP 공정을 실시할 층간 절연막의 하부에 사진공정을 이용하여 전도층을 앞서 형성시킬 때, 평면도에 도시한 것과 같이 메인칩(200)들과 더미칩(300)들을 동시에 형성한다. 상기 더미칩(300)들을 형성하는 이유를 간단히 설명하면, 전도층을 형성함에 있어서, 포지티브 감광막을 사용할 경우에는 더미칩을 굳이 형성하지 않더라도 메인칩이 형성되지 않은 빈 공간에까지 자동적으로 패턴이 형성되어 CMP 공정을 용이하게 실시할 수 있었다. 그러나 미세한 패턴에 보다 유리한 네거티브 감광막을 사용하여 도전층을 형성할 경우에는 메인칩 이외의 영역에 패턴이 형성되지 않아 단차가 형성되므로 층간 절연막의 두께를 균일화 시키는 것이 어려워진다. 따라서, 본 발명에서는 종래의 방법으로는 다소 형성시키기 까다로웠던 상기 플랫존(400) 근처에 위치한 메인칩(200a, 200b, 200c, 200d, 200e)들의 주위에 더미칩(300a, 300b, 300c, 300d, 300e)들을 형성함으로써 전체적으로 웨이퍼의 층간 절연막 두께를 균일화 시킨다. 이로써 상기 메인칩들에는 단차가 형성되지 않아 디싱 현상이 보다 개선되어 CMP 공정 후, 상기 메인칩들의 층간 절연막의 두께가 균일하게 형성될 수 있게 된다. 바람직하게는, 라벨링이 형성되어 있는 플랫존 근처의 상기 더미칩 패턴은, 라벨링이 형성된 위치에 EEW(Edge Expose Window)를 이용하여 국부적인 노광을 하거나 사진장비에 부착되어 있는 가리개를 이용하여 국부적인 노광을 실시하여 형성시킬 수 있다.

도 3은 본 발명의 바람직한 제2실시예에 의해 메인칩들과 더미칩들이 형성되어 있는 웨이퍼의 평면도이다. 웨이퍼(100)상에 메인칩(부호 M)(200)들과, 메인칩들이 형성되지 않은 웨이퍼의 가장자리 부분에는 더미칩(부호 D)(300)들, 그리고 플랫존(400)이 형성되어 있다. 그리고 상기 메인칩(200a, 200b, 200c, 200d, 200e)들의 주위에는 더미칩 대신, 빈 공간에 라벨링을 떡판 모양으로 넓게 형성하여 상기 메인칩(200a, 200b, 200c, 200d, 200e)들과 주변 영역에 단차가 형성되지 않아 디싱 현상이 보다 개선되어 CMP 공정후에 층간 절연막의 두께를 균일하게 형성시킬 있게 된다.

상기한 방법 이외에 라벨링을 다른 위치에 형성하고, 라벨링이 형성되어야 할 영역에 더미칩만을 형성시키는 방법 또한 가능하다.

상기와 같이 본 발명에 따르면, 메인칩이 형성되지 않은 빈 공간에 더미칩 또는 라벨링을 형성하여 CMP 공정시에 디싱 현상을 방지하여 CMP 공정후에 균일한 층간 절연막을 형성시키는 효과가 있다.

상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

웨이퍼상에 메인칩들과, 메인칩들 주변에 더미칩들을 일부 형성시키는 단계와, 상기 웨이퍼의 라벨링이 형성되어 있는 플랫존에 더미칩들을 형성하는 단계를 포함함을 특징으로 하는 반도체 장치의 평탄도 특성을 개선하기 위한 방법.
제 1항에 있어서, 상기 플랫존에 형성되어 있는 더미칩들은, 상기 라벨링이 형성되어 있는 영역에 국부적인 사진공정을 실시하여 떡판 형태로 형성됨을 특징으로 하는 반도체 장치의 평탄도 특성을 개선하기 위한 방법.
제 1항에 있어서, 상기 더미칩들에 의해서 층간 절연막의 두께가 균일하게 형성됨을 특징으로 하는 반도체 장치의 평탄도 특성을 개선하기 위한 방법.
웨이퍼상에 메인칩들과, 메인칩들 주변에 더미칩들을 일부 형성시키는 단계와, 상기 웨이퍼의 플랫존에 라벨링을 전면적으로 넓게 형성하는 단계를 포함함을 특징으로 하는 반도체 장치의 평탄도 특성을 개선하기 위한 방법.
제 4항에 있어서, 상기 라벨링은 EEW 장비 또는 노광장비의 가리개를 이용하여 형성됨을 특징으로 특징으로 하는 반도체 장치의 평탄도 특성을 개선하기 위한 방법.
제 4항에 있어서, 상기 라벨링에 의해서 층간 절연막의 두께가 균일하게 형성됨을 특징으로 하는 반도체 장치의 평탄도 특성을 개선하기 위한 방법.
웨이퍼상에 메인칩들과, 메인칩들 주변에 더미칩들을 일부 형성시키는 단계와, 상기 웨이퍼에서 라벨링의 위치를 플랫존 이외의 영역으로 이동시키고, 플랫존에 더미칩들을 형성하는 단계를 포함함을 특징으로 하는 반도체 장치의 평탄도 특성을 개선하기 위한 방법.