KR20020036384A - 반도체 장치의 평탄화 방법 - Google Patents

반도체 장치의 평탄화 방법 Download PDF

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Abstract

웨이퍼의 가장자리부를 평탄화시키는 방법을 개시한다. 정상 칩들이 형성되는 칩 영역 및 가장자리부를 갖는 웨이퍼 상에 물질층을 형성한다. 물질층을 패터닝하여 칩 영역에는 정상 패턴을 형성하고, 가장자리부에는 더미 패턴을 형성한다. 패터닝 공정시 노광 시간을 조절함으로써, 칩 영역과 가장자리부의 단차를 제거할 수 있도록 식각량이 조절된 더미 패턴을 형성한다. 이와 같이, 단차 조절용 더미 패턴을 형성한 후 평탄화 식각을 진행함으로써, 칩 영역과 가장자리부 간의 단차를 최소화할 수 있다.

Description

반도체 장치의 평탄화 방법{PLANARIZATION METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀더 구체적으로는 웨이퍼의 가장자리부에 더미 패턴을 형성함으로써 웨이퍼 중심부와 가장자리부의 단차를 감소시킬 수 있는 평탄화 방법에 관한 것이다.
최근 반도체 장치가 고집적화됨에 따라, 좁은 영역에 고밀도의 단위 소자들이 형성되고, 금속 배선도 다층 구조로 형성된다. 이로 인해, 단위 공정시 막의 표면 형상이 불균일해지고 국부적으로 단차가 발생하여 정확한 패턴을 형성하는 것이 어려워지고 있다. 따라서, 막의 표면을 평탄화시키기 위한 평탄화 식각 공정이 점점 중요해지고 있으며, 평탄화 식각 공정으로는 주로 화학적 기계적 연마(chemical mechanical polishing; 이하 CMP) 공정이 사용된다.
그러나, 종래 기술에 의한 CMP 공정을 사용하는 경우, 웨이퍼 전면이 균일하게 평탄화되지 않는 문제가 발생한다. 특히, 정상 칩이 형성되지 않는 영역인 웨이퍼 가장자리부로 갈수록 막의 두께가 불균일해지는 현상이 심해진다. 이는 웨이퍼 가장자리부에는 패턴이 전혀 형성되어 있지 않거나, 또는 추가 세정 공정으로 패턴이 제거되어 웨이퍼의 중심부와 큰 단차를 갖기 때문이다.
이를 해결하기 위해, 웨이퍼의 가장자리부에 더미 패턴을 형성하는 공정을 실시하고 있다. 그런데, 사진 공정시 가장자리부는 단위 공정의 조건에 따라 전면 차단(full close)되거나 전면 노광(full open)되는 상태로 노광 공정이 진행된다. 전면 차단된 경우에는 가장자리부의 막이 그대로 남아있게 되고, 전면 노광된 경우에는 가장자리부의 막이 패터닝되어 칩 영역과 동일한 패턴이 형성된다. 이후, CMP 공정을 실시하면, 더미 패턴의 영향으로 가장자리부의 두께가 중심부에 비해 더 두꺼워지거나 얇아지는 문제가 발생한다.
도 1a 및 도 1b는 웨이퍼의 가장자리부가 전면 차단된 경우, 평탄화 공정의 문제점을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 정상 칩이 형성되는 칩 영역 및 더미 패턴이 형성되는 가장자리부를 갖는 웨이퍼(10) 상에 금속 배선을 형성하기 위한 도전막을 형성한다. 도전막을 패터닝하기 위한 사진공정을 진행한다. 이때, 웨이퍼(10)의 가장자리부는 노광 공정시 전면 차단된 상태로 유지된다. 따라서, 칩 영역에는 정상 패턴들(12)이 형성되고, 가장자리부에는 도전막이 그대로 남아 더미막(13)을 형성한다.
도 1b를 참조하면, 패턴(12) 및 더미막(13)을 포함하는 웨이퍼(10) 전면에 갭 필링 특성이 좋은 HDP 산화막(16)을 형성한다. HDP 산화막(16) 상에 평탄화 특성이 좋은 PE-TEOS막(17)을 형성한다. 이때, 가장자리부에는 더미막(13)이 형성되어 있으므로, 절연막들(16,17)이 칩 영역에 비해 더 두껍게 형성된다.
도 1c를 참조하면, PE-TEOS막(17)을 CMP 공정에 의해 평탄화 식각한다. 그러면, 가장자리부에 두껍게 형성된 절연막들(16,17)에 의한 그늘 효과(shadow effect)로 인해 평탄화된 후에도 가장자리부의 절연막들(16,17)이 더 두껍게 남아있게 되어, H1 만큼의 단차가 발생한다.
도 2a 및 도 2c는 사진 공정시 웨이퍼의 가장자리부가 전면 노광된 경우, 평탄화 공정의 문제점을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 칩 영역 및 가장자리부를 갖는 웨이퍼(10) 상에 금속 배선을 형성하기 위한 도전막을 형성한다. 도전막을 패터닝하기 위한 사진공정을 진행할 때, 웨이퍼(10)의 가장자리부를 전면 노광시킨다. 그러면, 가장자리부에도 칩 영역에 형성되는 정상 패턴(22)과 동일한 크기와 형태를 갖는 더미 패턴(23)이 형성된다.
도 2b를 참조하면, 정상 패턴(22) 및 더미 패턴(23)을 포함하는 웨이퍼(10) 전면에 HDP 산화막(26) 및 PE-TEOS막(27)을 차례로 형성한다. 웨이퍼(10)의 가장자리부와 칩 영역에 동일한 패턴들(22, 23)이 형성되어 있으므로, 절연막(26,27)들을 형성하면 단차가 발생하지 않는다.
도 2c를 참조하면, PE-TEOS막(27)을 CMP 공정에 의해 평탄화 식각한다. CMP 공정을 수행하면, 웨이퍼(10) 가장자리부의 절연막이 칩 영역의 절연막보다 더 많이 식각되어 가장자리부의 절연막 두께가 칩 영역에 비해 얇아지는 현상이 발생한다. 단순히 CMP 공정에 의해 발생하는 칩 영역과 가장자리부와의 단차를 참조 부호 H2로 나타내었다.
이와 같은 종래 기술에 의해, 가장자리부에 더미 패턴(13, 23)을 형성한 후 CMP 공정을 진행하면, 칩 영역과 가장자리부 사이에 단차가 발생하게 된다. 이로 인해, 가장자리부와 인접한 칩 영역에서는 절연막의 두께가 중심부와 다르게 형성되므로, 후속 식각 공정에서 절연막이 과다하게 식각되어 패턴이 손상되거나 절연막이 충분히 식각되지 않아 콘택홀이 오픈되지 않은 현상들이 발생한다. 따라서, 소자의 불량을 유발시키는 원인이 되어 생산 수율 및 신뢰성을 저하시키게 된다.
상술한 제반 문제들을 해결하기 위한 본 발명에 의하면, 웨이퍼의 가장자리부와 칩 영역 사이에서 발생하는 단차를 감소시킬 수 있는 반도체 장치의 평탄화 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 의한 평탄화 방법의 문제점을 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 종래 기술에 의한 평탄화 방법의 문제점을 설명하기 위한 단면도들이다.
도 3a 내지 도 3e는 본 발명의 실시예에 의한 평탄화 방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 웨이퍼102 : 물질층
12, 22, 102a : 정상 패턴13, 23, 102b : 더미 패턴
103 : 포토레지스트막103a : 정상 포토레지스트 패턴
103b : 더미용 포토레지스트 패턴
16, 17, 26, 27, 106, 107 : 절연막
(구성)
상술한 목적을 달성하기 위하여 본 발명은, 칩 영역 및 가장자리부를 갖는 웨이퍼 상에 물질층을 형성한다. 상기 물질층을 패터닝하여 상기 칩 영역 및 상기 가장자리부에 각각 정상 패턴 및 더미 패턴을 형성하되, 상기 더미 패턴은 상기 칩 영역 및 상기 가장자리부의 단차를 상쇄시킬 정도로 상기 정상 패턴과 식각량을 달리하여 형성한다. 상기 정상 패턴 및 더미 패턴이 형성된 결과물 전면에 절연막을 형성한 후 상기 절연막을 CMP 공정으로 평탄화 식각한다.
본 발명에 있어서, 상기 물질층을 패터닝하여 상기 더미 패턴을 형성하는 공정은 사진 공정시 상기 가장자리부의 노광 시간을 별도로 조절함으로써 진행하는 것이 바람직하다. 즉, 상기 물질층 상에 포토레지스트막을 형성한 후 상기 가장자리부의 노광 시간을 별도로 조절하여, 상기 칩 영역에는 정상 포토레지스트 패턴을 형성하고, 상기 가장자리부에는 더미용 포토레지스트 패턴을 형성한다. 이와 같이 형성된 포토레지스트 패턴들을 식각마스크로 사용하여 상기 물질층을 식각하여 상기 정상 패턴 및 상기 더미 패턴을 형성한다.
(실시예)
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3e는 본 발명의 실시예에 의한 반도체 장치의 평탄화 방법을설명하기 위한 단면도들이다.
도 3a를 참조하면, 정상 칩이 형성되는 칩 영역 및 가장자리부를 갖는 반도체 웨이퍼(100) 상에 물질층(102)을 형성한다. 물질층(102)은 단위 소자 및 금속 배선 등과 같은 반도체 소자를 제조하기 위한 막들, 예를 들어 도전막 또는 절연막이다. 물질층(102) 상에 사진 식각 공정에 의한 패터닝 공정을 수행하기 위한 포토레지스트막(103)을 형성한다.
포토레지스트막(103)을 형성한 후, 포토레지스트막(103)을 패터닝하기 위한 노광 및 현상 공정을 실시한다. 이때, 노광 공정은 본 발명의 특징적인 공정으로, 가장자리부를 전면 노광(full open)시키되, 칩 영역과는 별도로 가장자리부의 노광 시간을 조절하여 칩 영역에 형성되는 정상 포토레지스트 패턴과는 형태 및 크기 면에서 다른 더미 포토레지스트 패턴을 형성한다.
가장자리부의 노광 시간은 후속 평탄화 공정 후 칩 영역과 가장자리부 사이에 발생할 것으로 예상되는 단차를 상쇄시키는 조건으로 조절된다. 즉, 칩 영역과 가장자리부의 단차가 거의 없거나 가장자리부의 높이가 칩영역에 비해 더 낮을 경우에는 가장자리부의 노광 시간을 칩 영역의 노광 시간에 비해 더 짧게 조절한다. 그러면, 가장자리부의 포토레지스트막은 충분히 노광되지 않아 칩 영역에 비해 더 많은 포토레지스트막이 남아 있게 된다. 반면에, 가장자리부의 높이가 칩 영역에 비해 더 높을 경우에는 가장자리부의 노광시간을 칩 영역의 노광 시간에 비해 더 길게 조절한다. 그러면, 가장자리부의 포토레지스트막은 과다하게 노광되어 칩 영역에 비해 더 적은 포토레지스트막이 남아 있게 된다.
도 3b를 참조하면, 칩 영역과 가장자리부의 단차가 거의 없는 경우에 본 발명에 의해 패터닝된 포토레지스트 패턴들(103a, 103b)이 도시되어 있다. 즉, 가장자리부의 노광 시간을 칩 영역에 비해 더 짧게 조절하여 포토레지스트 패턴들(103a, 103b)을 형성한다. 그러면, 칩 영역에는 정상 포토레지스트 패턴(103a)이 형성되고 가장자리부에는 정상 포토레지스트 패턴(103a)에 비해 하단부에 추가로 브리지가 형성된 더미 포토레지스트 패턴(103b)이 형성된다. 이는 노광 시간의 조절로 인해 충분히 노광되지 않은 하단부의 포토레지스트막이 식각되지 않고 잔류하기 때문이다.
도 3c를 참조하면, 포토레지스트 패턴들(103a, 103b)을 식각마스크로 사용하여 물질층(102)을 식각한다. 그러면, 칩 영역에는 정상 패턴(102a)이 형성되고, 가장자리부에는 더미 포토레지트스 패턴(103b)의 영향으로 정상 패턴(102a)에 비해 더 적게 식각된 더미 패턴(102b)이 형성된다.
도 3d를 참조하면, 정상 패턴(102a) 및 더미 패턴(102b)이 형성된 결과물 전면에 평탄화 식각 공정을 진행하기 위한 절연막을 형성한다. 예를 들어, 도면에 도시된 바와 같이 패턴들(102a, 102b) 간의 간격이 미세한 경우, 갭 필링 특성이 우수한 제 1 절연막(106) 및 평탄화 특성이 우수한 제 2 절연막(107)을 차례로 증착시켜 형성하는 것이 바람직하다. 제 1 절연막(106)은 예를 들어, HDP 산화막으로 형성하고, 제 2 절연막(107)은 예를 들어, PE-TEOS막으로 형성한다. 이와 같이, 정상 패턴(102a) 및 더미 패턴(102b)이 형성된 웨이퍼(100) 상에 절연막을 형성하면, 가장자리부의 높이가 칩 영역에 비해 더 높아지게 된다. 여기서, 본 발명의 실시예는 칩 영역과 가장자리부 사이에 초기 단차가 없는 경우에 관한 것이므로, 더미 패턴에 의해 형성된 단차가 CMP 공정에 의해서 가장자리부와 칩 영역 사이에 발생하는 단차를 상쇄시킬 수 있을 정도로 형성되어야 한다. 예를 들어, 도 2c에 도시된 단차인 H2 만큼의 단차가 더미 패턴(102b)에 의해 형성될 수 있도록 한다.
도 3e를 참조하면, 제 2 절연막(107)을 CMP 공정으로 평탄화 식각한다. 단차가 동일할 경우에 CMP 공정으로 평탄화 식각을 수행하면, 종래 기술에서 상술한 바와 같이 가장자리부의 절연막이 더 많이 식각된다. 그런데, 본 발명의 경우, 더미 패턴(102b)에 의해 가장자리부에 형성된 절연막의 두께가 칩 영역의 절연막에 비해 더 두꺼우므로, 결과적으로 평탄화 공정 후에는 칩 영역과 가장자리부의 단차가 최소화된다.
본 발명은 단차를 상쇄시키기 위한 더미 패턴을 형성한 후 평탄화 공정을 진행함으로써, 웨이퍼의 가장자리부와 칩 영역 간에 발생하는 단차를 최소화시킬 수 있다. 이에 따라, 단차로 인해 발생하는 패턴 형성이나 식각 공정에서의 불량을 방지할 수 있으므로, 생산성 및 신뢰성을 향상시키는 효과가 있다.

Claims (3)

  1. 칩 영역 및 가장자리부를 갖는 웨이퍼 상에 물질층을 형성하는 단계;
    상기 물질층을 패터닝하여 상기 칩 영역 및 상기 가장자리부에 각각 정상 패턴 및 더미 패턴을 형성하되, 상기 더미 패턴은 상기 칩 영역 및 상기 가장자리부의 단차를 상쇄시킬 정도로 상기 정상 패턴과 식각량을 달리하여 형성하는 단계;
    상기 정상 패턴 및 더미 패턴이 형성된 결과물 전면에 절연막을 형성하는 단계; 및
    상기 절연막을 화학적 기계적 연마 공정(chemical mechanical polishing)으로 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
  2. 제 1 항에 있어서,
    상기 물질층을 패터닝하는 공정은,
    상기 물질층 상에 포토레지스트막을 형성하는 단계;
    상기 칩 영역 및 상기 가장자리부에 각각 정상 포토레지스트 패턴 및 더미용 포토레지스트 패턴을 형성하되, 상기 더미용 포토레지스트 패턴은 상기 가장자리부의 노광 시간을 별도로 조절함으로써 형성하는 단계; 및
    상기 포토레지스트 패턴들을 식각마스크로 사용하여 상기 물질층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
  3. 제 1 항에 있어서,
    상기 물질층은 절연막 또는 도전막인 것을 특징으로 하는 반도체 장치의 평탄화 방법.
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