KR20030045451A

KR20030045451A - 반도체 소자

Info

Publication number: KR20030045451A
Application number: KR1020010076175A
Authority: KR
Inventors: 류상욱
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-12-04
Filing date: 2001-12-04
Publication date: 2003-06-11

Abstract

본 발명은 더미 패턴의 삽입을 통해 금속배선 상의 층간절연막의 증착 두께를 균일하게 유지시킨 반도체 소자를 개시하며, 개시된 본 발명의 반도체 소자는, 하부 금속배선과 상부 금속배선간의 전기적 절연을 위해 하부 금속배선이 형성된 반도체 기판 상에 HSQ(Hydro Silsesquioxane)와 같은 물질과 PE-TEOS의 2층 구조의 층간절연막이 형성된 반도체 소자에 있어서, 상기 HSQ가 균일한 두께로 증착되도록 하기 위해, 상기 하부 금속배선은 기판의 전 영역에 대해 상호 유사한 크기를 갖도록 설계하고, 상기 하부 금속배선들 사이에 그와 유사한 크기의 금속 더미패턴을 삽입시키는 것에 의해 상기 금속 더미패턴을 포함한 하부 금속배선이 기판의 전 영역에 대해 균일한 밀도로 형성되도록 한 것을 특징으로 하며, 상기 금속 더미패턴을 포함한 하부 금속배선들간의 간격이 대략 0.1∼100㎛가 되도록 설정한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 더미 패턴의 삽입을 통해 금속배선 상의 층간절연막의 두께를 일정하게 유지시킨 반도체 소자에 관한 것이다.

주지된 바와 같이, 통상의 반도체 소자는 적층(stack) 구조로 제조되고 있다. 이러한 적층 구조의 반도체 소자에 있어서는 하층 패턴과 상층 패턴간의 전기적 절연이 매우 중요하며, 통상, 하층 패턴과 상층 패턴간의 전기적 절연은 그들 사이에 개재되는 층간절연막에 의해 이루어진다.

또한, 반도체 소자의 고집적화가 진행됨에 따라, 상기 층간절연막은 단순한 전기적 절연 특성 이외에, 다양한 특성이 요구되고 있으며, 특히, 다층금속배선 구조에서 하층 금속배선 상에 형성되는 층간절연막은 금속배선들 사이의 공간을 채워주는 매립(gap-fill) 능력, 평탄화 정도 및 낮은 유전상수의 특성이 요구되어 진다.

예컨데, 0.35㎛급에서부터 0.15㎛급 소자의 제조시에는 층간절연막으로서 회전 코팅 물질인 MSQ(Methyl Silsesquioxane) 또는 HSQ(Hydro Silsesquioxane) 등이 이용되고 있다. 상기 HSQ와 같은 물질은 유전상수가 3 이하이고, 매립 능력 및 평탄화 정도가 매우 우수한 물질로서 평가 받고 있다.

그런데, 상기 MSQ 또는 HSQ는 단일막으로 적용될 때, 감광막과의 반응으로 인한 균열 발생, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP)시의 강도 부족에 기인하는 균열 발생 및 박리(delamination) 발생 등의 다양한 문제점이 나타나고 있다.

이에 따라, 상기의 문제를 해결하기 위해, 종래에는 MSQ 또는 HSQ 상에 PE-CVD 방식에 의한 산화막, 예컨데, PE-TEOS를 증착시켜 HSQ와 PE-TEOS의 2층 구조로 층간절연막을 형성하고 있다.

그러나, 상기 HSQ와 PE-TEOS의 2층 구조로 층간절연막을 형성하는 경우에도 다음과 같은 문제점이 여전히 존재한다.

상기 HSQ와 같은 물질은, 전술한 바와 같이, 유전상수가 낮고 매립 능력 및 평탄화 정도가 우수한 것으로 평가 받고 있기는 하지만, 하지층의 상태에 따라, 즉, 금속배선의 크기 및 밀도에 따라 그 증착 두께가 현격한 차이를 보인다. 이 경우, 후속하는 CMP 공정시에 많은 공정시간을 필요로 하게 되며, 따라서, 생산성 측면에서 바람직하지 못하다.

도 1은 금속배선의 크기 및 밀도에 따른 HSQ의 증착 특성을 설명하기 위한 도면이다. 도시된 바와 같이, HSQ(3)는 넓은 크기의 금속배선(2a) 상에서 두껍게 증착(A)되며, 아울러, 패턴 밀도가 높은 금속배선들(2b) 상에서도 비교적 두껍게 증착(B)된다. 반면, 패턴 밀도가 낮은 금속배선들(2c) 상에는 거의 증착되지 않으며(C), 마찬가지로, 가장 끝부분에 형성된 금속배선(2d) 상에서도 거의 증착되지 않는다(D). 더욱이, 금속배선이 형성되지 않은 영역(E)은 HSQ(3)의 증착 두께는 크지만, 이웃한 영역들과 비교해서 실질적으로 낮은 단차를 갖게 된다.

결국, HSQ의 증착 두께가 균일하지 못하기 때문에, 이러한 HSQ 상에 증착되는 PE-TEOS의 표면은 평탄하지 않으며, 그래서, 상기 PE-TEOS의 평탄화를 위해 많은 CMP 공정 시간을 필요로 하게 되는 바, 생산성 향상에 어려움을 갖게 된다.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 금속배선 상의 HSQ 증착 두께를 균일하게 유지시킨 반도체 소자를 제공함에 그 목적이 있다.

또한, 본 발명은 금속배선 상의 HSQ 증착 두께를 균일하게 유지시켜 후속의 CMP 공정시간을 단축시킬 수 있는 반도체 소자를 제공함에 그 다른 목적이 있다.

도 1은 종래 기술에 따라 형성된 HSQ로 이루어진 층간절연막에서의 문제점을 설명하기 위한 도면.

도 2는 본 발명의 실시예에 따른 HSQ와 PE-TEOS의 2층 구조의 층간절연막을 갖는 반도체 소자를 도시한 단면도.

도 3은 본 발명의 실시예에 따른 넓은 금속배선의 분리 형성을 설명하기 위한 도면.

(도면의 주요 부분에 대한 부호의 설명)

11 : 반도체 기판 12 : 금속배선

13 : 금속 더미패턴 14 : HSQ

15 : PE-TEOS

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는, 하부 금속배선과 상부 금속배선간의 전기적 절연을 위해 하부 금속배선이 형성된 반도체 기판 상에 HSQ와 같은 물질과 PE-TEOS의 2층 구조의 층간절연막이 형성된 반도체 소자에 있어서, 상기 HSQ가 균일한 두께로 증착되도록 하기 위해, 상기 하부 금속배선은 기판의 전 영역에 대해 상호 유사한 크기를 갖도록 설계하고, 상기 하부 금속배선들 사이에 그와 유사한 크기의 금속 더미패턴을 삽입시키는 것에 의해 상기 금속 더미패턴을 포함한 하부 금속배선이 기판의 전 영역에 대해 균일한 밀도로 형성되도록 한 것을 특징으로 한다.

여기서, 본 발명은 상기 금속 더미패턴을 포함한 하부 금속배선들간의 간격이 대략 0.1∼100㎛가 되도록 설정한다.

본 발명에 따르면, 실제 금속배선들 사이에 동일한 크기의 더미패턴을 삽입시켜 금속배선이 기판의 전 영역 상에서 균일한 크기 및 밀도로 형성되도록 함으로써, HSQ의 증착 두께를 균일하게 유지시킬 수 있으며, 이에 따라, 후속하는 CMP 공정 시간을 단축시킬 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2는 본 발명의 실시예에 따른 HSQ와 PE-TEOS의 2층 구조의 층간절연막을 갖는 반도체 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.

도시된 바와 같이, 본 발명은 HSQ(14)와 같은 물질이 하지층의 상태에 따라 상이한 두께로 증착되는 현상을 방지하기 위해, 금속배선(12a, 12b, 12c), 보다 정확하게는 하부 금속배선이 기판(11)의 전 영역에서 균일한 크기 및 밀도로 형성되도록 한다.

즉, 본 발명은 상대적으로 넓은 크기로 형성되는 금속배선(도 1 참조)의 경우에는 작은 크기의 금속배선들(12a)로 분리 형성하고, 특히, 패턴 밀도가 낮거나 넓은 간격의 금속배선들(12b, 12c) 사이 영역에는 금속 더미패턴(13)을 삽입시킨다. 여기서, 본 발명은 상기 금속 더미패턴(13)을 포함한 하부 금속배선들(12a, 12b, 12c)간의 간격이 대략 0.1∼100㎛가 되도록 설정하며, 또한, 상기 금속 더미패턴(13)은 바람직하게 노광 마스크의 설계 변경을 통해 상기 하부 금속배선(12a, 12b, 12c)의 형성시에 함께 형성한다.

도 3은 넓은 크기의 금속배선은 작은 크기의 금속배선들(12a)로 분리 형성한 경우를 도시한 도면으로서, 여기서, 도면부호 2a는 넓은 크기의 금속배선을, 그리고, 12a은 작은 크기로 분리 형성된 금속배선들을 각각 나타낸다.

이와 같이 하면, 하부 금속배선(12a, 12b,12c)은 기판(11)의 전 영역 상에서 균일한 크기를 갖게 되며, 특히, 금속 더미패턴(13)을 포함한 하부 금속배선(12a, 12b, 12c)은 기판(11)의 전 영역에 대해 균일한 밀도로 형성된다.

이에 따라, HSQ는 하지층의 상태에 따라 그 증착 두께가 영향을 받기 때문에, 균일한 크기 및 밀도로 형성된 하부 금속배선(12a, 12b, 12c) 상에 증착되고, 후속의 베이크를 거친 HSQ(13)는 기판(11)의 전 영역에서 균일한 두께를 갖게 되며, 아울러, HSQ 상에 증착되는 PE-TEOS도 비교적 평탄한 표면을 갖게 된다.

따라서, 후속하는 층간절연막에 대한 CMP 공정은 종래의 그것과 비교해서 상대적으로 짧은 시간으로도 층간절연막의 평탄화가 가능하게 되고, 그래서, 제조 시간의 감소를 얻을 수 있게 된다.

한편, 본 발명은 HSG와 PE-TEOS의 2층 구조에 대해서 도시하고 설명하였지만, 상기 HSQ와 유사한 코팅특성을 갖는 OSG(Organo Silicate Glass) 등을 사용하는 경우에도 적용 가능하며, 아울러, PE-TEOS가 아닌 FSG(Fluoro Silicate Glass)와 같은 유전상수에 상관없이 PECVD 공정으로 형성되는 모든 절연막에 대해서도 적용 가능하다. 아울로, 2층 구조가 아닌, 3층 또는 4층의 다층 구조의 평탄화 향상에도 적용 가능하다.

따라서, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

이상에서와 같이, 본 발명은 HSQ와 같은 물질을 하부 금속배선 상에 형성되는 층간절연막의 재질로 이용할 때, 금속 더미패턴의 삽입을 통해 상기 금속 더미패턴을 포함한 하부 금속배선이 기판의 전 영역에 대해 균일한 크기 및 밀도를 갖도록 함으로써, 상기 HSQ의 증착 두께를 균일하게 유지시킬 수 있으며, 이에 따라, 후속하는 CMP 공정 시간을 최대한 단축시킬 수 있어, 생산성을 향상시킬 수 있다.

Claims

하부 금속배선과 상부 금속배선간의 전기적 절연을 위해 하부 금속배선이 형성된 반도체 기판 상에 HSQ(Hydro Silsesquioxane)와 같은 물질과 PE-TEOS의 2층 구조의 층간절연막이 형성된 반도체 소자에 있어서,

상기 HSQ가 균일한 두께로 증착되도록 하기 위해, 상기 하부 금속배선은 기판의 전 영역에 대해 상호 유사한 크기를 갖도록 설계하고, 상기 하부 금속배선들 사이에 그와 유사한 크기의 금속 더미패턴을 삽입시키는 것에 의해 상기 금속 더미패턴을 포함한 하부 금속배선이 기판의 전 영역에 대해 균일한 밀도로 형성되도록 한 것을 특징으로 하는 반도체 소자.
제 1 항에 있어서, 상기 금속 더미패턴을 포함한 하부 금속배선들간의 간격이 0.1∼100㎛가 되도록 한 것을 특징으로 하는 반도체 소자.