KR20000015131A - 더미 패턴을 이용한 반도체장치의 단차보상방법 - Google Patents

Abstract

본 발명은 반도체 장치의 제조공정중에 발생하는 단차나 패턴 밀도차를 보상하는 방법에 관한 것으로, 본 발명의 단차보상방법은, 단차가 형성된 반도체 기판의 단차가 낮은 영역에, 단차가 높은 영역의 본 패턴과 같은 높이로, 본 패턴과는 분리된 더미 패턴을 형성하여 단차를 보상하는 것을 특징으로 한다.

본 발명의 단차보상방법에 의하면, 단차나 패턴 밀도가 낮은 부분에 본 패턴과 같은 막질의 더미 패턴을 형성하여 단차와 패턴 밀도차를 보상함으로써, 간단한 방법으로 평탄화와 후속공정시에 임계치수 변화를 감소시키고 양호한 패턴을 얻을 수 있게 한다.

Description

더미 패턴을 이용한 반도체 장치의 단차보상방법

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 제조공정중에 발생하는 단차나 패턴 밀도차를 보상하는 방법에 관한 것이다.

반도체 장치는 다양한 형태의 패턴이 중첩되어 형성되는데, 그 결과 다양한 수준에서 단차, 패턴의 밀도차, 균일도의 차가 발생한다. 즉, 크게는 반도체 웨이퍼 상에 규칙적으로 배열된 칩영역과 칩과 칩을 분리하는 스크라이브 래인(scribe lane) 사이에 칩영역이 높고 스크라이브 래인이 낮은 단차, 패턴 밀도차가 생기고, 작게는 하나의 칩 내에서 금속등으로 이루어진 도전층 패턴이 형성되는 부분과 형성되지 않는 부분의 사이에 역시 단차, 패턴 밀도차가 생긴다.

이렇게 단차 또는 패턴 밀도차가 형성된 영역을 도시한 도면이 도 1이다. 도 1에서 참조부호 10은 패턴이 존재하는 부분이고, 20은 그 위에 적층된 층간절연막이다. 이러한 패턴(10)은 칩전체가 될 수도 있고 밀도가 큰 금속등으로 이루어진 도전층 패턴이 될 수도 있다. 이 패턴(10)은 규칙적으로 배열될 수도 있고 불규칙적으로 형성될 수도 있다. 이렇게 단차가 형성된 부분은 층간절연막을 적층하고 다른 층의 패턴을 형성하는 등의 후속공정을 수행하는 경우 단차나 밀도차에 의한 임계치수(Critical Dimension)의 변화가 증가하고 원하지 않는 패턴이 얻어질 수 있다. 따라서, 이와 같이 부분적으로 패턴이 형성된 반도체 기판에 층간절연막을 적층한 다음, 일반적으로 화학기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 등의 방법으로 층간절연막을 평탄화하게 되는데, 이때 단차가 높은(패턴 밀도가 높은) 부분의 층간절연막에 비해 단차가 낮은(패턴 밀도가 낮은) 부분이 움푹 패이는 문제가 발생하게 된다(도 2의 A 참조).

본 발명이 이루고자 하는 기술적 과제는 상기한 바와 같은 문제를 해결하기 위하여 반도체 장치의 단차 또는 패턴 밀도차가 형성된 부분의 단차를 보상하는 방법을 제공하는 것이다.

도 1은 반도체 장치의 단차가 존재하는 영역을 도시한 레이아웃도이다.

도 2는 도 1의 2-2선 단면도이다.

도 3은 도 1의 단차가 있는 패턴에 대한 본 발명에 따른 더미 패턴의 레이아웃도이다.

도 4는 도 1의 패턴에 도3의 더미 패턴을 중첩하여 형성한 상태를 도시한 레이아웃도이다.

도 5는 도 4의 5-5선 단면도이다.

도 6 내지 도 9는 본 발명에 따른 다양한 형태의 더미 패턴을 도시한 레이아웃도들이다.

상기의 기술적 과제를 달성하기 위한 본 발명의 단차보상방법은, 단차가 형성된 반도체 기판의 단차가 낮은 영역에, 단차가 높은 영역의 본 패턴과 같은 높이로, 본 패턴과는 분리된 더미 패턴을 형성하여 단차를 보상하는 것을 특징으로 한다.

여기서, 본 발명의 더미 패턴은 본 패턴과 같은 막질로 형성하여 단차가 낮은 영역과 높은 영역의 패턴 밀도를 같게 하는 것이 바람직하다.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

먼저, 도 3은 도 1의 본 패턴(10)에 대한 본 발명의 더미 패턴(15)을 도시한 레이아웃도이다. 도 4는 도 1의 본 패턴(10)과 도 3의 더미 패턴(15)을 함께 형성한 상태를 도시한 레이아웃도이고, 도 5는 도 4를 5-5선으로 절단하여 본 단면도이다. 도시된 바와 같이, 더미 패턴(15)은 도 1의 본 패턴(10)이 형성되지 않는 부분에 형성되는 패턴으로서, 본 패턴(10)과는 소정 간격 이격되어 특히 본 패턴이 도전층 패턴일 경우에 전기적으로 절연되게 되어있다. 그리고, 본 패턴(10)과 더미 패턴(15)은 같은 재질의 막으로 형성하고, 패턴의 높이를 같게 하여 본 패턴(10)과 더미 패턴(15) 부분의 패턴 밀도를 같게 하는 것이 바람직하다.

본 패턴(10)과 더미 패턴(15)을 함께 형성하는 방법을 좀더 상세히 설명하면 다음과 같다. 먼저 반도체 기판에 도 1과 같은 본 패턴(10)을 형성하고자 할 경우, 반도체 기판 전면에 본 패턴을 형성하고자 하는 막질의 패턴물질층을 적층하고, 패턴물질층 상에 도 4의 본 패턴(10)과 더미 패턴(15)을 형성하기 위한 마스크 패턴을 형성한다. 이 마스크 패턴은 패턴물질층 상에 감광막이나 마스크 물질층을 적층한 후, 사진공정으로 본 패턴(10)과 더미 패턴(15)을 형성하지 않을 부분(본 패턴(10)의 경계에서 본 패턴(10)과 더미 패턴(15)의 절연을 위해 소정 폭만큼 연장된 부분으로서, 도 4에서 빗금이 쳐있지 않은 부분)을 노출하는 감광막 패턴을 형성하거나, 마스크 물질층을 사진식각함으로써 형성한다. 이어서, 이 마스크 패턴을 마스크로 하여 본패턴을 형성하고자 하는 막질의 패턴물질층을 식각하면 도 4와 같은 본 패턴(10)과 더미 패턴(15)이 동시에 형성된다.

한편, 본 패턴이 먼저 형성되어 있어 상기한 바와 같이 본 패턴과 더미 패턴을 동시에 형성할 수 없는 경우에는, 본 패턴이 형성된 반도체 기판의 전면에 층간절연막을 얇게 적층하고 그 위에 더미 패턴 형성을 위한 물질층을 적층한 다음, 에치백이나 CMP 등의 방법으로 본 패턴 위에 적층된 더미 패턴 형성을 위한 물질층을 제거하여, 본 패턴이 형성되어 있지 않은 부분에만 더미 패턴을 위한 물질층이 남도록 함으로써 더미 패턴을 형성할 수도 있다.

마지막으로, 지금까지의 결과물 전면에 층간절연막(25)을 적층하고 CMP 등의 방법으로 평탄화하면 도 5에 도시된 바와 같이 단차 및 패턴 밀도차가 제거되어 층간절연막(25)이 고르게 적층된 구조가 얻어진다.

이와 같은 더미 패턴을 이용한 본 발명의 단차보상방법은 다양한 수준에 적용될 수 있는데, 상술한 바와 같은 칩과 칩 사이의 스크라이브 래인에 더미 패턴을 삽입할 수 있고, 다층 금속배선 구조에서 금속배선이 형성되지 않는 영역에 동일한 금속으로 이루어진 더미 패턴을 삽입할 수도 있다. 도 6 내지 도 9는 본 발명의 더미 패턴의 다양한 형태를 도시한 레이아웃도들로서, 도 6 내지 도 9의 더미 패턴들은 단차나 패턴 밀도차가 규칙적으로 생긴 경우에 적용하는 더미 패턴들이다. 물론 단차나 패턴 밀도차가 불규칙한 경우에는 각각의 단차나 패턴 밀도가 낮은 부분에 적합한 더미 패턴들을 마련하여 삽입하면 된다.

이상 상술한 바와 같이, 본 발명의 단차보상방법에 의하면, 단차나 패턴 밀도가 낮은 부분에 본 패턴과 같은 막질의 더미 패턴을 형성하여 단차와 패턴 밀도차를 보상함으로써, 간단한 방법으로 평탄화와 후속공정시에 임계치수 변화를 감소시키고 양호한 패턴을 얻을 수 있게 된다.

Claims (5)

1. 단차가 형성된 반도체 기판의 단차가 낮은 영역에, 단차가 높은 영역의 본 패턴과 같은 높이로, 상기 본 패턴과는 분리된 더미 패턴을 형성하여 단차를 보상하는 것을 특징으로 하는 반도체 장치의 단차보상방법.
2. 제1항에 있어서, 상기 더미 패턴은 상기 본 패턴과 같은 막질로 형성하여 상기 단차가 낮은 영역과 높은 영역의 패턴 밀도를 같게 하는 것을 특징으로 하는 반도체 장치의 단차보상방법.
3. (a) 반도체 기판에 소정의 본 패턴과, 상기 본 패턴이 형성되지 않는 패턴 밀도가 낮은 영역에 상기 본 패턴과 동일과 막질의 더미 패턴을 형성하는 단계;

   (b) 상기 본 패턴 및 더미 패턴이 형성된 반도체 기판의 전면에 층간절연막을 적층하는 단계; 및

   (c) 상기 층간절연막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 단차보상방법.
4. 제3항에 있어서, 상기 (a) 단계는,

   (a1) 반도체 기판의 전면에 소정의 본 패턴을 형성하고자 하는 막질의 패턴물질층을 적층하는 단계;

   (a2) 상기 패턴물질층 상에, 상기 본 패턴 경계에서 소정 폭만큼 연장되는 부분의 상기 패턴물질층을 노출하는 마스크 패턴을 형성하는 단계; 및

   (a3) 상기 마스크 패턴을 마스크로 하여 상기 패턴물질층을 식각하는 단계를 포함하여, 상기 본 패턴 및 상기 본 패턴과 전기적으로 절연되고 상기 본 패턴과 같은 높이로 상기 본 패턴과 동일한 막질의 더미 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 단차보상방법.
5. 제3항에 있어서, 상기 (a) 단계는,

   (a1) 반도체 기판에 소정의 본 패턴을 형성하는 단계;

   (a2) 상기 본 패턴이 형성된 반도체 기판의 전면에 층간절연막을 얇게 적층하는 단계;

   (a3) 상기 층간절연막 상에 상기 본 패턴과 동일한 물질층을 적층하는 단계; 및

   (a4) 상기 물질층에 화학기계적 연마를 수행하여 상기 본 패턴 위에 적층된 상기 물질층을 제거함으로써 상기 본 패턴이 형성되어 있지 않는 부분에만 상기 물질층이 남도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 단차보상방법.