KR19980083839A - 반도체장치의 트랜치 소자분리방법 - Google Patents

Abstract

얕은 트랜치를 이용한 소자분리(STI: Shallow Trench Isolation) 방법에 관하여 개시한다. 본 발명은, 반도체 기판에 패드 산화막과 제1 질화막을 적층하는 단계와, 상기 패드 산화막과 제1 질화막을 패터닝하여 반도체 기판의 일부를 노출시키는 단계와, 상기 노출된 반도체 기판의 일부에 식각을 진행하여 좁은 폭과 넓은 폭의 얕은 트랜치를 형성하는 단계와, 상기 좁은 폭과 넓은 폭의 얕은 트랜치를 매립하는 절연물질을 형성하는 단계와, 상기 절연물질의 상부에 제2 질화막을 적층하는 단계와, 상기 결과물의 전면에 1차 CMP를 진행하여 상기 절연물질 및 제2 질화막의 일부를 제거하는 단계와, 상기 CMP가 진행된 결과물의 전면에 USG막을 형성하는 단계와, 상기 USG막이 적층된 반도체 기판에 제1 질화막의 표면이 노출될 때까지 2차 CMP를 진행하는 단계와, 상기 제1, 2질화막과 필드산화막을 제거하여 소자분리 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법을 제공한다.

Description

반도체 장치의 트랜치 소자분리 방법

본 발명은 반도체 제조공정의 소자분리 공정에 관한 것으로, 상세하게는 얕은 트랜치를 이용한 소자분리(STI: Shallow Trench Isolation) 방법에 관한 것이다.

일반적으로, 반도체 장치의 집적도가 크게 증가함에 따라서 미세 패턴의 개발 및 메모리 셀 면적을 감소시킴과 동시에, 인접하는 셀(cell)들을 전기적으로 서롤 격리시키기 위한 소자 분리 영역의 면적을 감소시키는 기술이 중요시되어 왔다. 이러한 반도체 장치의 제조단계중 초기 단계에서 수행되는 소자분리 공정은 후공정에서 공정마진(process margin)을 좌우하는 중요한 기술중의 하나이다. 현재까지, 소자분리에 관한 여러 가지 방법이 소개되었는데, 얕은 트랜치를 이용한 소자분리(STI: Shallow Trench Isolation, 이하 'STI'라 칭함) 방법은 국부적 산화에 의한 소자분리 방법(LOCOS)에서 발생하는 버즈비크(bird's beak) 현상의 방지 및 LOCOS기술에서 고집적화의 한계성을 극복하기 위하여 소개되었다. 이러한 STI 방법은 반도체 기판을 식각하여 트랜치(trench)를 형성하고, 여기에 절연물질을 매립하여 소자분리층을 형성하는 방법이다.

상기 STI 공정에서 핵심이 되는 기술은 트랜치를 매립하는 절연물질을 적층하고 수행하는 화학 기계적 연마공정(CMP: Chemical Mechanical Polishing, 이하 'CMP'라 칭함)이다. 그러나, 절연물질로 트랜치를 매립하고 수행하는 CMP 공정 전에 반도체 기판은 반드시 글로벌한(global) 평탄화가 이루어져 있어야 한다.

상술한 바와 같이, 트랜치 소자분리 공정에서 CMP를 진행하기 전에 반도체 기판을 글로벌하게 평탄화시키는 방법이 미합중국 특허 제 5,387,539호(제목; Method of manufacturing trench isolation, Issue date: 1995/Feb/07)로 소개된 바 있다. 상기 특허는 포토레지스트를 통한 식각공정을 사용하여 반도체 기판에 단차가 높은 영역을 부분적으로 식각하여 글로벌 평탄화를 달성하고 CMP 공정을 진행하는 방법이다.

하지만, 미합중국 특허 제 5,387,539호에 의한 소자분리 공정에서 CMP진행하기 전에 글로벌 평탄화를 달성하는 방법은 ①수차례에 걸친 포토레지스트를 통한 식각공정이 추가되어 공정이 번잡하게 되고, ② 패턴의 크기가 다양한 경우에는 평탄화가 용이하지 않은 단점이 있다.

본 발명이 이루고자 하는 기술적 과제는 트랜치를 매립하는 절연물질이 갖는 하지막(bottom layer) 의존성을 이용하여 트랜치 소자분리 공정에서 CMP를 진행하기 전에 포토레지스트를 통한 식각공정을 진행하지 않아도 되는 반도체 장치의 트랜치 소자분리 방법을 제공하는데 있다.

도 1 내지 도 7은 본 발명의 실시예에 의한 반도체 장치의 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

도면의 주요부분에 대한 부호의 설명

100: 반도체 기판,102: 필드산화막,

104: 제1 질화막,106: 좁은 폭의 트랜치,

108: 넓은 폭의 트랜치,110: 절연물질,

112: 제2 질화막,114: USG막,

116: 활성영역,118: 필드산화막 영역.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 패드 산화막과 제1 질화막을 적층하는 단계와, 상기 패드 산화막과 제1 질화막을 패터닝하여 반도체 기판의 일부를 노출시키는 단계와, 상기 노출된 반도체 기판의 일부에 식각을 진행하여 좁은 폭과 넓은 폭의 얕은 트랜치를 형성하는 단계와, 상기 좁은 폭과 넓은 폭의 얕은 트랜치를 매립하는 절연물질을 형성하는 단계와, 상기 절연물질의 상부에 제2 질화막을 적층하는 단계와, 상기 결과물의 전면에 1차 CMP를 진행하여 상기 절연물질 및 제2 질화막의 일부를 제거하는 단계와, 상기 CMP가 진행된 결과물의 전면에 USG막을 형성하는 단계와, 상기 USG막이 적층된 반도체 기판에 제1 질화막의 표면이 노출될 때까지 2차 CMP를 진행하는 단계와, 상기 제1, 2질화막과 필드산화막을 제거하여 소자분리 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 트랜치를 매립하는 절연물질을 형성하는 방법은 절연물질을 반도체 기판보다 높게 형성하는 것이 적합하고, 상기 1차 CMP를 진행하는 방법은 넓은 트랜치 영역에 제2 질화막의 일부가 남아 있도록 진행하는 것이 적합하다.

바람직하게는, 상기 절연물질은 산화막을 사용하여 형성하고, 상기 제2 질화막은 100∼500Å의 두께로 형성하는 것이 적합하다.

본 발명에 따르면, 반도체 장치의 트랜치 소자분리 공정에서 CMP전에 수차례의 포토 마스킹(photo masking)을 사용한 식각공정을 진행하지 않고도 반도체 기판의 글로벌 평탄화를 달성할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 1 내지 도 7은 본 발명의 실시예에 의한 반도체 장치의 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

도 1을 참조하면, 반도체 기판(100)에 패드 산화막(102)과 제1 질화막(104)을 차례대로 형성한다. 상기 제1 질화막(104)에 포토레지스트를 코팅하고 사진 및 식각을 진행하여 반도체 기판의 일부 영역을 노출시키도록 패터닝을 진행한다. 여기서, 상기 반도체 기판의 일부가 노출된 영역은 후공정에서 필드산화막이 형성될 영역이고, 패드산화막(102)과 제1 질화막 패턴이 남아 있는 영역은 소자 패턴이 형성될 활성영역이다.

도 2를 참조하면, 반도체 기판에 노출된 영역, 즉 필드산화막이 형성될 영역을 식각하여 좁은 폭(106) 및 넓은 폭(108)을 갖는 트랜치를 각각 형성한다. 여기서 좁은 폭을 갖는 트랜치는 메모리 셀(Cell)이 형성될 영역이고 식각이 되는 대상은 반도체 기판(100) 이다.

도 3을 참조하면, 상기 트랜치(106, 108)를 매립하는 절연물질(110), 예컨대 산화막을 반도체 기판에 적층한다. 이때, 상기 절연물질(110)을 형성하는 방법은 좁은 폭 갖는 트랜치에서는 상기 제1 질화막(102)보다 높게 형성되도록 하고, 넓은 폭을 갖는 트랜치에서는 상기 반도체 기판(100)보다는 높고, 제1 질화막(102)보다는 낮게 형성한다. 이어서, 상기 절연물질(110)이 형성된 반도체 기판에 제2 질화막(112)을 100∼500Å의 두께로 형성한다.

도 4를 참조하면, 상기 제2 질화막(112)이 형성된 반도체 기판의 전면에 1차 CMP공정을 진행한다. 이때, 좁은 폭을 갖는 트랜치(106) 영역에서는 제2 질화막(112)이 모두 제거되도록 하고, 넓은 폭을 갖는 트랜치(108) 영역에서는 제2 질화막(112)의 일부가 디싱(dishing: CMP를 진행하는 막질이 접시모양으로 파이는 현상)에 의하여 남아 있게 된다.

도 5를 참조하면, 상기 1차 CMP가 진행된 반도체 기판의 전면에 USG(Undoped Silicated Glass)막(114)을 적층한다. 상기 USG막(114)은 하지막 의존성을 갖는 특성을 가지고 있으며, 본 발명의 목적을 달성하는 중요한 특징적인 막이다. 상세히 설명하면, 상기 USG막(114)은 제2 질화막(112)의 상부에서는 적층되는 속도가 빨라서 많은 양이 형성되고, 절연물질(110)인 산화막 상부에서는 적층되는 속도가 떨어져서 적은 양이 형성됨으로써 반도체 기판의 글로벌 평탄화가 달성되게 한다. 즉, USG막(114)은 적층을 할 때에 하지막의 종류에 따라서 적층되는 속도가 달라지는 특성을 가지고 있다. 따라서, 후속공정에서 진행되는 제2 CMP 공정 전에 반도체 기판의 글로벌 평탄화가 달성된다.

도 6을 참조하면, 상기 USG막(114)이 형성된 결과물에서 제1 질화막(104)의 표면을 연마저지층(polishing stopper layer) 사용하여 2차 CMP공정을 진행한다. 이때, 넓은 폭(106)을 갖는 트랜치의 상부에는 제2 질화막(112)이 전부 제거되거나 또는 일부가 남아 있게 된다. 그러나 이러한 잔류하는 제2 질화막은 후속공정에서 다시한번 제거되기 때문에 문제가 되지 않는다.

도 7을 참조하면, 상기 2차 CMP가 진행된 결과물의 전면에서 인산 스트립(H₃PO₄strip) 공정을 진행하여 제1 질화막(104)과 일부 남아 있는 제2 질화막(112)을 제거하고, 연속해서 패드산화막(102)을 제거함으로써 반도체 기판(100) 상에 활성영역(116)과 필드산화막 영역(118)을 형성한다. 여기서, 전공정에서 상기 넓은 폭을 갖는 트랜치(108)를 매립하는 절연물질(110)을 반도체 기판보다는 높고, 제1 절연막(104)보다는 낮게 형성하여서 인산 스트립(H₃PO₄strip) 공정을 진행할 때, 필드산화막 영역에 침해(attack)가 발생하는 문제점을 해결할 수 있다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

따라서, 상술한 본 발명에 따르면, USG막이 갖는 하지막(bottom layer) 의존성, 즉 하지막의 종류에 따라 증착속도가 달라지는 특성을 이용하여 CMP를 수행하기 전에 USG막을 기판에 형성함으로써 수차례에 걸친 포토레지스트 식각공정을 수행하지 않고도 CMP전에 반도체 기판의 글로벌 평탄화를 달성할 수 있는 반도체 장치의 트랜치 소자분리 방법을 구현할 수 있다.

Claims (5)

1. 반도체 기판에 패드 산화막과 제1 질화막을 적층하는 단계;

   상기 패드 산화막과 제1 질화막을 패터닝하여 반도체 기판의 일부를 노출시키는 단계;

   상기 노출된 반도체 기판의 일부에 식각을 진행하여 좁은 폭과 넓은 폭의 얕은 트랜치를 형성하는 단계;

   상기 좁은 폭 넓은 폭 얕은 트랜치를 매립하는 절연물질을 형성하는 단계;

   상기 절연물질의 상부에 제2 질화막을 적층하는 단계;

   상기 결과물의 전면에 1차 CMP를 진행하여 상기 절연물질 및 제2 질화막의 일부를 제거하는 단계;

   상기 CMP가 진행된 결과물의 전면에 USG막을 형성하는 단계;

   상기 USG막이 적층된 반도체 기판에 제1 질화막의 표면이 노출될 때까지 2차 CMP를 진행하는 단계; 및

   상기 제1, 2질화막과 필드산화막을 제거하여 소자분리 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.
2. 제1항에 있어서, 상기 트랜치를 매립하는 절연물질은 산화막인 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.
3. 제1항에 있어서, 상기 트랜치를 매립하는 절연물질을 형성하는 방법은 절연물질을 반도체 기판보다 높게 형성하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.
4. 제1항에 있어서, 상기 제2 질화막은 100∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.
5. 제1항에 있어서, 상기 1차 CMP를 진행하는 방법은 넓은 트랜치 영역에 제2 질화막의 일부가 남아 있도록 하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.