KR100476372B1 - 트렌치의폭이다른반도체소자의트렌치형소자분리막형성방법 - Google Patents
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Abstract
본 발명은 트렌치형 소자분리막 폭의 차이가 심한 반도체 소자에서의 매립특성이 향상된 트렌치형 소자분리막을 형성하기 위한 열산화막의 형성 방법에 관한 것으로써, 트렌치 폭이 좁은 영역과 트렌치 폭이 넓은 영역이 혼재하는 반도체 소자의 트렌치형 소자분리막 형성 방법에 있어서, 기판 상부에 질화막을 형성한 후, 소자분리 마스크를 사용하여 상기 기판 상부에 트렌치를 형성하는 제1단계; 상기 트렌치 내부에 매립특성을 우수하게 하기 위하여 소정값의 제1 식각대 증착간의 비율을 갖는 제1산화막을 상기 트렌치 내에 형성하는 제2단계; 상기 제2단계가 완료된 결과물 상부에 상기 제1 식각대 증착간의 비율에 대하여 상대적으로 낮은 제2 식각대 증착간의 비율로 설정하여 평탄화 특성이 우수한 제2산화막을 형성하는 제3단계; 및 상기 제2 및 제1산화막에 화학적 기계적 연마 공정을 실시하여 상기 질화막을 노출시키는 제4단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트렌치형 소자분리막 폭의 차이가 심한 반도체 소자에서의 매립특성이 향상된 반도체 소자의 트렌치형 소자분리막 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 고집적화된 반도체 소자는 각 소자의 절연을 위하여 LOCOS(LOCal Oxidation Silicon) 공정을 사용하는 필드 산화막을 형성하거나, 또는 실리콘 기판에 트렌치를 형성하여 이러한 트렌치에 산화막을 성장시키는 공정을 사용하는 낮은 트렌치형 소자분리막(shallow trench isolation : 이하 STI공정이라 함)을 형성한다. 일반적으로, 이러한 트렌치에 형성되는 절연 특성이 우수한 소자분리막을 형성하기 위해서는 트렌치에 보이드(void)를 형성시키지 않을 수 있는 매립특성이 우수한 산화막의 증착공정과 화학적 기계적 연마 공정(Chemical Mechanical Plasma) 공정이 필수적으로 요구된다.
바람직하게, 이러한 트렌치에 매립되는 산화막은 O3TEOS(Tetra ethyl orthosilicate)산화막 또는 HDP(High density plasma) 화학 기상 증착 방법으로 형성된 산화막을 사용하여 이루어진다.
이하, 도1a 및 도1b를 참조하여 종래의 반도체 소자에서의 트렌치 소자분리막 형성 방법 및 그 문제점을 설명한다.
먼저, 도1a에 도시된 바와 같이, 실리콘 기판(11)상부에 패드 산화막(도시되지 않음), 산화방지막으로 질화막(12)을 형성한다. 그리고, 소자분리 마스크(도시되지 않음)를 사용한 상기 질화막(12), 패드산화막을 식각하고, 계속해서 식각제에 노출되는 실리콘 기판(11)을 소정 깊이 부분 식각하여 트렌치를 형성한다.
이어서, 트렌치 내에 산화막(13)을 매립한다. 산화막(13)으로서 O3TEOS(Tetra ethyl orthosilicate)산화막 또는 HDP(High density plasma)산화막을 형성한다.
한편, O3TEOS 산화막을 트렌치에 형성하는 경우 트렌치 내부로의 매립특성(gap-filling)은 우수하나 증착방법이 하부로부터 형성되는 것이 아니기 때문에 트렌치 내에 보이드 및 틈새를 형성시키는 문제점을 유발시킨다. 이러한 문제점을 극복하기 위하여 트렌치 내에 HDP를 사용하는 화학기상증착방법으로 산화막을 형성할 경우, 도1a와 같이 트렌치 내로의 매립특성이 우수하고 트렌치의 폭이 작은 구조물에서는 자체 평탄화 되는 특성이 있다. 즉, 트렌치 폭의 크기가 일정하지 않고 작고 좁은 간격을 갖는 트렌치 영역(A)과 트렌치 폭의 크기가 넓은 단일 면적을 갖는 트렌치 영역(B)이 공존할 경우 HDP방법의 자체 식각 작용에 의하여 작고 좁은 간격을 갖는 트렌치 영역(A) 위에서는 산화막(13)의 증착량이 감소하는 반면, 넓은 단일 면적을 갖는 트렌치 영역(B)의 상부에서는 설정한 양이 모두 증착 되어 산화막의 표면단차를 유발시킨다.
다음으로, 도1b에 도시된 바와 같이, 넓은 단일 면적을 갖는 트렌치 영역(B) 상부의 산화막(13) 두께를 화학적 기계적 연마 공정시 공정 타켓으로 설정하여 화학적 기계적 연마 공정을 진행할 경우, 작고 좁은 간격을 갖는 트렌치 영역(A)에서는 과도한 연마가 발생하게 된다.
따라서, 경우에 따라 연마 정지 역할로 형성된 질화막(12)이 제거될 수 있고, 이에 따라 최종적으로 형성되는 트렌치형 소자분리막의 두께변화에 따라 동작특성이 부분적으로 달라지게 된다. 이러한 문제점을 극복하기 위한 트렌치 폭이 다양한 소자에서의 트렌치형 소자분리막 형성방법의 개발이 필요하게 되었다.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 반도체 소자의 트렌치형 소자분리막의 형성시, 트렌치 폭의 크기의 차이에 의해 유도되는 추후 공정으로 증착되는 산화막의 표면단차를 줄일 수 있는 반도체 소자의 트렌치형 소자분리막 형성 방법 및 산화막 증착 방법을 제공하고자 함을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자의 트렌치형 소자분리막 형성 방법은, 트렌치 폭이 좁은 영역과 트렌치 폭이 넓은 영역이 혼재하는 반도체 소자의 트렌치형 소자분리막 형성 방법에 있어서, 기판 상부에 질화막을 형성한 후, 소자분리 마스크를 사용하여 상기 기판 상부에 트렌치를 형성하는 제1단계; 상기 트렌치 내부에 매립특성을 우수하게 하기 위하여 소정값의 제1 식각대 증착간의 비율을 갖는 HDP 방법으로 제1산화막을 상기 트렌치 내에 형성하는 제2단계; 상기 제2단계가 완료된 결과물 상부에 상기 제1 식각대 증착간의 비율에 대하여 상대적으로 낮은 제2 식각대 증착간의 비율을 갖는 HDP 방법으로 평탄화 특성이 우수한 제2산화막을 형성하는 제3단계; 및 상기 제2 및 제1산화막에 화학적 기계적 연마 공정을 실시하여 상기 질화막을 노출시키는 제4단계를 포함하여 이루어진다.
그리고, 본 발명의 HDP 화학기상증착방법의 산화막 형성 방법은, 갭필링 및 평탄화가 우수한 HDP화학기상증착방법의 산화막 증착 방법에 있어서, 소정 공정이 완료된 기판상에 매립특성을 우수하게 하기 위하여 소정값의 제1 식각대 증착간의 비율을 갖는 제1산화막을 형성하는 단계; 및 상기 제1산화막 상부에 상기 제1 식각대 증착간의 비율에 대하여 상대적으로 낮은 제2 식각대 증착간의 비율로 설정하여 평탄화 특성이 우수한 제2산화막을 형성하는 단계를 포함하여 이루어진다.
본 발명은, 사일렌, 아르곤, O2분위기의 산화막 증착 챔버 내에 HF(high frequency)를 인가하여 아르곤을 가속시켜 HF의 파워를 조절함으로써 식각/증착비가 조절된 산화막을 형성한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2a 및 도2b는 본 발명의 일실시예에 따른 반도체 소자의 트렌치형 소자분리막 형성 방법을 나타내는 공정 단면도이다.
먼저, 도2a에 도시된 바와 같이, 실리콘 기판(21)상부에 50Å 내지 250Å의 두께를 갖는 패드 산화막(22), 500Å 내지 2500Å의 두께를 갖는 질화막(23)을 형성한다. 그리고, 소자분리 마스크(도시되지 않음)를 사용한 상기 질화막(23), 패드산화막(22)을 식각하고, 계속해서 식각제에 노출되는 실리콘 기판(21)을 소정 깊이 부분 식각하여 트렌치를 형성한다. 여기서 형성되는 트렌치의 깊이는 1500Å 내지 3500Å를 갖도록 한다. 이어서, 이러한 트렌치 측벽의 결함을 제거하기 위해 희생산화막(도시되지 않음)을 성장시키고 이것을 다시 습식식각하여 제거한다. 그리고, 전체구조 상부에 HDP 화학기상 증착 방법으로 식각/증착비를 10% 내지 40%로 설정하여 제1산화막(24)을 증착 하되, 형성되는 제1산화막(24)은 트렌치와 패드산화막(21)을 합친 두께 만큼으로 형성한다.
다음으로, 도2b에 도시된 바와 같이, 상기 제1산화막(24)을 형성시킨 HDP화학기상 증착 챔버에서 인시츄(insitu) 방법으로 식각/증착비를 0에 가깝게 설정하여 제2산화막(25)을 형성한다. 이어서 이러한 제1 및 제2산화막(24, 25)의 밀도를 증가시키기 위해 열처리를 실시한다. 이러한 열처리는 900℃ 내지 1100℃의 질소분위기에서 30분 내지 1시간 동안 실시된다. 이어서, 제1 및 제2 산화막(24, 25)을 화학적 기계적 연마방법으로 연마하여 연마정지막인 질화막(23)을 노출시킨다. 본 발명에서 제시하는 화학적 기계적 연마 공정은, 산화막용 슬러리를 공급하여 이루어지며, 이때 연마압력은 7psi 내지 10psi, 연마 테이블 회전수는 30rpm 내지70rpm, 웨이퍼 회전수는 30rpm 내지 70rpm이 되도록 하여 설정하여 진행된다.
전술한 바와 같이 진행되는 본 발명은, 제1 및 제2산화막의 형성후에 표면단차를 감소시켜 가격이 높고 불안정한 고선택비 슬러리를 사용하지 않고 기존의 산화막 슬러리로도 충분히 STI공정을 구현할 수 있어 고집적 디바이스를 위한 소자분리공정에 용이하게 사용될 수 있다.
즉, 본 발명은 HDP화학기상증착방법으로 산화막을 증착할 때 식각/증착비(Etch/Deposition ratio)를 각각 다르게 조절하는 두 단계로 나누는 것을 그 특징으로 한다. 우선 매립 특성이 좋은 식각/증착비를 적용하여 매립특성을 만족시킨 후 두 번째 단계로 식각/증착비를 평탄화특성이 우수한 특성을 나타내도록 하여 플라즈마에 의한 식각이 전혀 없는 보통의 PE-CVD 저럼 증착한다.
바람직하게, 본 발명은 트렌치형 소자분리막을 형성하는 방법의 적용이지만 본 발명의 사상은 여기서 국한되는 것이 아니고, 패턴의 밀도와 크기 차이가 심하고 HDP화학 기상 증착 방법의 산화막을 증착하는 모든 공정에 적용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 트렌치형 소자분리막의 형성시 하나의 HDP-CVD 산화막 증착 장비 내에서 제1 및 제2산화막을 연속하여 증착하되, 제1산화막은 식각/증착비를 상대적으로 높게 설정하여 매립특성이 우수하게 하며, 제2산화막은 식각/증착비를 상대적으로 낮게 설정하여 평탄화 특성을 우수하게 함으로써, 트렌치 폭이 좁은 영역과 트렌치 폭이 넓은 영역과의 단차를 방지함으로써, 결과적으로 소자의 수율을 향상시킨다.
도1a 및 도1b는 종래의 반도체 소자에서의 트렌치 소자분리막 형성 방법을 나타내는 공정 단면도.
도2a 및 도2b는 본 발명의 일실시예에 따른 반도체 소자의 트렌치 소자분리막 형성 방법을 나타내는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 패드산화막
23 : 질화막 24 : 제1열산화막
25 : 제2열산화막
Claims (7)
- 트렌치 폭이 좁은 영역과 트렌치 폭이 넓은 영역이 혼재하는 반도체 소자의 트렌치형 소자분리막 형성 방법에 있어서,기판 상부에 질화막을 형성한 후, 소자분리 마스크를 사용하여 상기 기판 상에 트렌치를 형성하는 제1단계;소정값의 제1 식각 대 증착의 비율을 갖는 HDP 화학기상증착법으로 매립특성을 우수하게 하여 제1산화막을 상기 트렌치 내에 형성하는 제2단계;상기 제1 식각 대 증착의 비율에 대하여 상대적으로 낮은 제2 식각 대 증착의 비율로 설정된 HDP 화학기상증착법으로 평탄화 특성이 우수한 제2산화막을 상기 제2단계가 완료된 결과물 상에 형성하는 제3단계; 및상기 제2 및 제1 산화막에 화학적 기계적 연마 공정을 실시하여 상기 질화막을 노출시키는 제4단계를 포함하여 이루어지는 반도체 소자의 트렌치형 소자분리막 형성 방법.
- 제1항에 있어서,상기 기판과 질화막 사이에 형성되는 패드 산화막을 더 포함하는 반도체 소자의 트렌치형 소자분리막 형성 방법.
- 제2항에 있어서,상기 패드 산화막의 두께가 50Å 내지 250Å인 반도체 소자의 트렌치형 소자분리막 형성 방법.
- 제1항에 있어서,상기 질화막의 두께가 500Å 내지 2500Å인 반도체 소자의 트렌치형 소자분리막 형성 방법.
- 제1항에 있어서,상기 트렌치가 1500Å 내지 3500Å의 깊이를 갖는 반도체 소자의 트렌치형 소자분리막 형성 방법.
- 제1항에 있어서,상기 제3단계와 제4단계 사이에, 상기 제1 및 제2 산화막의 밀도를 증가시키기 위한 열처리를 싱시하는 단계를 더 포함하는 반도체 소자의 트렌치형 소자분리막 형성 방법.
- 제1항 또는 제6항에 있어서,상기 제1 산화막은 식각/증착비를 10% 내지 40%로 설정하여 형성하고,상기 제2 산화막은 식각/증착비를 실질적으로 0에 가깝게 설정하여 형성하는 것을 특징으로 하는 반도체 소자의 트렌치형 소자분리막 형성 방법.
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1997
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| Publication number | Publication date |
|---|---|
| KR19990057948A (ko) | 1999-07-15 |
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