KR20040005388A - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 패드질화막을 이용한 기판 식각을 통해 트렌치를 형성한 후, 상기 패드질화막 상에 상기 트렌치를 매립하도록 절연막을 증착하고, 이어서, 상기 패드질화막이 노출될 때까지 상기 절연막을 CMP하여 트렌치형의 소자분리막을 형성하는 STI 공정을 이용한 반도체 소자의 소자분리막 형성방법에 있어서, 상기 절연막은 HDP-CVD 방식에 따라 증착하되, 가스량을 고정하면서 RF 파워를 점차 증가시키는 조건하에서 적어도 2단계 이상으로 나누어 증착하여, 그 증착시에 트렌치 내에서 발생되는 보이드가 상기 패드질화막의 위쪽에서 발생되도록 한 후, 상기 절연막의 CMP시에 상기 보이드가 제거되도록 하는 것을 특징으로 한다. 본 발명에 따르면, 보이드의 발생 위치를 패드질화막의 위쪽으로 높인 후, 후속의 CMP 공정에서 상기 보이드를 제거함으로써 트렌치 매립의 한계를 극복할 수 있으며, 이에 따라, 소자분리막의 기능을 확보할 수 있음은 물론 소자 특성을 향상시킬 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키는 단점이 있다.
따라서, 상기 로코스 공정을 대신해서 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다. 상기 STI 공정을 이용한 소자분리막 형성방법에 따르면, 소자분리막은 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는다.
이와 같은 STI 공정을 이용한 소자분리막 형성방법을 간략하게 설명하면 다음과 같다.
먼저, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성한 상태에서, 상기 막들을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키고, 연이어, 노출된 기판 영역을 식각하여 트렌치를 형성한다.
그런다음, 트렌치가 매립되도록 기판의 전 영역 상에 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식을 통해 절연막을 증착하고, 상기 질화막이 노출될 때까지 절연막의 표면을 CMP(Chemical Mechanical Polishing)한 후, 상기 패드질화막과 패드산화막을 제거하여 트렌치형의 소자분리막을 형성한다.
그러나, 전술한 바와 같은 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 트렌치의 매립은 매립 특성이 우수한 HDP-CVD 방식에 의해 이루어지고 있지만, 고집적화에 따라 트렌치의 폭이 더욱 감소되고 있고, 이에 따라, 에스펙트 비(Aspect ratio)가 증가되고 있는 추세에서 상기 HDP-CVD 방식에 의한 절연막으로는 미세 폭의 트렌치 매립에 한계가 발생되고 있다.
즉, 에스펙트 비가 3.5 이하인 STI 공정에서는 HDP-CVD 방식에 의한 트렌치 매립에 어려움이 없지만, 리플레쉬(refresh) 특성 향상을 위해 선형 질화막이 적용되어 에스펙트 비가 4 이상인 STI 공정에서는 보이드(Void)의 발생없이 100% 완벽하게 트렌치를 매립하는데 어려움이 있다.
이 결과, STI 공정에 따른 소자분리막은 후속하는 식각 및 세정 공정에서 보이드에 의해 손실이 유발됨으로써, 그 기능을 상실하고 있으며, 그래서, 소자 특성을 저하시키는 요인이 되고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 에스펙트 비의 증가에 따른 트렌치 매립의 한계로 인한 결함 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1은 종래 HDP-CVD 공정에 의한 트렌치 매립시키의 보이드 발생 위치를 보여주는 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 패드산화막
23 : 패드질화막 24 : 선형 질화막
25 : 선형 산화막 26 : 절연막
T : 트렌치 V : 보이드
상기와 같은 목적을 달성하기 위해, 본 발명은, 패드질화막을 이용한 기판식각을 통해 트렌치를 형성한 후, 상기 패드질화막 상에 상기 트렌치를 매립하도록 절연막을 증착하고, 이어서, 상기 패드질화막이 노출될 때까지 상기 절연막을 CMP하여 트렌치형의 소자분리막을 형성하는 STI 공정을 이용한 반도체 소자의 소자분리막 형성방법에 있어서, 상기 절연막은 HDP-CVD 방식에 따라 증착하되, 가스량을 고정하면서 RF 파워를 점차 증가시키는 조건하에서 적어도 2단계 이상으로 나누어 증착하여, 그 증착시에 트렌치 내에서 발생되는 보이드가 상기 패드질화막의 위쪽에서 발생되도록 한 후, 상기 절연막의 CMP시에 상기 보이드가 제거되도록 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 HDP-CVD 방식에 의한 절연막의 증착은 SiH4와 O2가스만을 사용하면서 O2/SiH4의 비율을 1.4∼1.8로 하고, RF 파워의 탑/사이드의 비율을 2.5∼3.5로 하며, 각 단계별 RF 파워를 1000∼4000W 범위에서 점차적으로 증가시켜 진행한다.
상기 절연막은 5000∼7000Å의 두께로 증착하며, 아울러, 상기 절연막은 2단계 또는 3단계로 나누어 증착하고, 2단계로 나누어 절연막을 증착할 경우에는 그 증착 두께의 비율을 6:4로 하며, 3단계로 나누어 절연막을 증착할 경우에는 그 증착 두께의 비율을 7:2:1로 한다.
본 발명에 따르면, 보이드의 발생 위치를 높인 후, 후속의 CMP 공정에서 상기 보이드를 제거함으로써 트렌치 매립의 한계를 극복할 수 있으며, 이에 따라, 소자분리막의 기능을 확보할 수 있음은 물론, 소자 특성 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
본 발명은 에스펙트 비 증가에 따른 트렌치 매립의 한계에 기인하는 소자분리막의 신뢰성 저하 및 그에 따른 소자 특성의 저하를 방지하기 위해, 보이드의 발생을 방지하는 것이 아니라, 상기 보이드의 발생 위치를 높인 후, 후속하는 CMP 공정에서 상기 보이드를 제거한다.
자세하게, 도 1에 도시된 바와 같이, 트렌치(T) 내의 HDP-CVD 방식에 따른 절연막(6)의 매립시, 보이드(V)는 통상 패드질화막(3)의 중심부에서 발생되며, 이때, 상기 보이드(V)의 발생을 방지하는 것은 실질적으로 어렵다. 도 1에서, 미설명된 도면부호 1은 반도체 기판, 2는 패드산화막, 4는 선형 질화막, 그리고, 5은 선형 산화막을 각각 나타낸다.
따라서, 본 발명은 상기 보이드의 발생을 방지하는 대신, 그 발생 위치를 패드질화막의 위쪽으로 높인 후, 절연막에 대한 CMP 공정에서 보이드를 제거함으로써, 상기 보이드에 의한 결함 발생을 방지한다.
이를 위해, 본 발명은 트렌치 내의 HDP-CVD 방식에 의한 절연막 증착시, 가스량은 고정하면서 RF 파워를 점차적으로 증가시키는 조건하에서 2단계 또는 3단계로 나누어 진행한다.
자세하게, 상기 HDP-CVD 방식에 의한 절연막의 증착은 Ar의 사용없이 SiH4와O2가스만을 사용하면서 O2/SiH4의 비율을 1.4∼1.8 정도로 하고, 아울러, RF 파워의 탑/사이드의 비율을 2.5∼3.5 정도로 하여 진행하며, 5000Å 이상, 바람직하게 5000∼7000Å의 두께로 증착한다.
이때, 상기 절연막을 2단계로 나누어 증착하는 경우에는 그 증착 두께의 비율을 6:4 정도로 하며, 3단계로 나누어 증착하는 경우에는 그 증착 두께의 비율을 7:2:1 정도로 한다. 특히, 각 단계별 RF 파워는 1000∼4000W 범위에서 점차적으로 증가시켜 진행한다.
이와 같이, HDP-CVD 방식에 의한 절연막을 2단계 또는 3단계로 나누어 증착할 경우, 도 2a에 도시된 바와 같이, 트렌치(T) 내에 매립되는 절연막(26)에서의 보이드(V)는 패드질화막(23)의 윗쪽에서 발생하게 된다.
이에 따라, 후속에서 패드질화막(23)이 노출될 때까지, 즉, 보이드(V)가 제거될 때까지 절연막 표면에 CMP를 수행하게 되면, 도 2b에 도시된 바와 같이, 상기 보이드는 제거되며, 그래서, 트렌치(T)는 보이드의 발생없이 절연막(26)으로만 완전 매립되게 된다. 도 2a 및 도 2b에서, 미설명된 도면부호 21은 반도체 기판을 나타낸다.
이후, 도시하지는 않았으나, 선형 산화막(25) 및 선형 질화막(24)과 패드질화막(23)을 식각 제거하면, 보이드가 없는 트렌치형의 소자분리막을 형성할 수 있게 된다.
결론적으로, 본 발명은 기존의 HDP-CVD 방식에 의한 절연막의 증착 공정을 일부 변경하여 보이드의 발생 위치를 패드질화막의 위쪽으로 높인 후, 후속하는CMP 공정에서 상기 보이드를 제거함으로써, 상기 보이드를 매우 용이하게 제거할 수 있으며, 따라서, 보이드에 의한 소자분리막의 기능 상실 및 소자 특성 저하를 방지할 수 있다.
이상에서와 같이, 본 발명은 HDP-CVD 방식에 따른 절연막의 증착시 가스량을 고정하면서 RF 파워를 점차적으로 증가시키는 조건하에서 2단계 또는 3단계로 나누어 증착하여 보이드의 발생 위치를 패드질화막의 위쪽으로 높인 후, 후속의 CMP 공정에서 상기 보이드를 제거함으로써, 트렌치 매립의 한계를 극복할 수 있으며, 이에 따라, 소자분리막의 신뢰성을 향상시킬 수 있음은 물론 소자 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 패드질화막을 이용한 기판 식각을 통해 트렌치를 형성한 후, 상기 패드질화막 상에 상기 트렌치를 매립하도록 절연막을 증착하고, 이어서, 상기 패드질화막이 노출될 때까지 상기 절연막을 CMP하여 트렌치형의 소자분리막을 형성하는 STI 공정을 이용한 반도체 소자의 소자분리막 형성방법에 있어서,
    상기 절연막은 HDP-CVD 방식에 따라 증착하되, 가스량을 고정하면서 RF 파워를 점차 증가시키는 조건하에서 적어도 2단계 이상으로 나누어 증착하여, 그 증착시에 트렌치 내에서 발생되는 보이드가 상기 패드질화막의 위쪽에서 발생되도록 한 후, 상기 절연막의 CMP시에 상기 보이드가 제거되도록 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 HDP-CVD 방식에 의한 절연막의 증착은
    SiH4와 O2가스만을 사용하면서 O2/SiH4의 비율을 1.4∼1.8로 하고, RF 파워의 탑/사이드의 비율을 2.5∼3.5로 하며, 각 단계별 RF 파워를 1000∼4000W 범위에서 점차적으로 증가시켜 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 절연막은 5000∼7000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서, 상기 절연막은 2단계 또는 3단계로 나누어 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 4 항에 있어서, 상기 2단계로 나누어 절연막을 증착할 경우, 증착 두께의 비율을 6:4로 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 4 항에 있어서, 상기 3단계로 나누어 절연막을 증착할 경우, 증착 두께의 비율을 7:2:1로 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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KR20060073286A (ko) * 2004-12-24 2006-06-28 동부일렉트로닉스 주식회사 갭 필링 능력이 향상된 절연막 형성 방법 및 그 장치

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