KR20050026145A - 반도체소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 반도체기판을 식각하여 서로 다른 폭의 트렌치들을 형성하는 단계; 상기 트렌치들을 매립하도록 기판 결과물 상에 매립산화막을 형성하는 단계; 상기 매립산화막의 표면 일부 두께를 화학적기계연마하는 단계; 상기 연마된 매립산화막상에 SOG막을 형성하는 단계; 상기 패드질화막이 노출될때까지 SOG막을 에치백하는 단계; 및 상기 패드 질화막을 제거하는 단계;를 포함한다. 본 발명에 따르면, 반도체 기판 상에 균일한 산화막의 두께를 형성함으로써 반도체 소자특성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 균일한 산화막 두께를 얻을 수 있는 반도체소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에 새부리 형상의 버즈-빅(bird's-beak)을 갖기 때문에 소자 형성 면적을 줄이는 단점이 있다.
따라서, 상기 로코스 공정을 대신해서 STI(Shallow Trench Isolation)공정을 이용한 소자분리막 형성방법이 제안되었고, 상기 STI공정에 따른 소자분리막은 작은 폭을 가지면서 우수한 소자분리 특성을 갖는 바, 현재 대부분의 반도체 소자는 STI공정을 적용해서 소자분리막을 형성하고 있다.
이러한 STI공정을 이용한 종래 기술에 따른 반도체소자의 소자분리막 형성방법을 도 1a 내지 도 1b를 참조하여 설명하면 다음과 같다.
도 1a에서 도시된 바와 같이, 반도체기판(11) 상에 패드산화막(13)과 패드질화막(15)을 차례로 형성한 후, 상기 막들을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키고, 그런다음, 노출된 기판 영역을 식각하여 트렌치를 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 트렌치 측면에 측벽산화막(13)을 형성하고 트렌치가 매립되도록 기판의 전 영역 상에 HDP-CVD(High Density Plasma-Chemical Vapor Deposition)방식을 통해 산화막(이하, HDP CVD산화막)(17)을 증착한 후, 상기 패드질화막(15)이 노출될 때까지 상기 HDP CVD산화막(17)의 표면을 화학적기계연마(19)한다.
그리고나서, 도 1c에 도시된 바와 같이, 습식 식각을 통해 상기 패드질화막(15)을 제거하여 트렌치형의 소자분리막 형성을 완성한다.
그러나, 상기 종래의 반도체소자의 소자분리막 제조공정의 화학적기계연마공정에서는, 도 1c에 도시된 바와같이, 활성(active)지역의 패턴밀도와 크기 및 간격에 따라서 상기 화학적기계연마공정 이후에 매립산화막의 두께 편차가 발생되며 이로 인해, 최종적으로 형성되는 소자분리막들 간에는 두께가 불균일해 진다. 즉, 상대적으로 넓은 폭의 소자분리막에서 이상이 발생되며 소자특성의 열화를 초래하게 된다.
따라서, 상기 패턴밀도에 따라 특정위치에서 상기 매립산화막의 두께가 높아지는 경우 후속으로 진행되는 폴리 에치공정에서 잔해물(Residue)이 발생되고 반대로 특정위치에서 상기 매립산화막의 두께가 낮아지는 경우 실리사이드 이상현상과 모트(moat)현상을 유발시켜 반도체소자 특성을 악화시킨다.
따라서, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 액티브 패턴 밀도와 크기 및 간격에 상관없이 소자분리막들의 균일한 두께를 얻을 수 있는 반도체소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 반도체소자의 소자분리막 형성방법은, 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 반도체기판을 식각하여 서로 다른 폭의 트렌치들을 형성하는 단계; 상기 트렌치들을 매립하도록 기판 결과물 상에 매립산화막을 형성하는 단계; 상기 매립산화막의 표면 일부 두께를 화학적기계연마하는 단계; 상기 연마된 매립산화막상에 SOG막을 형성하는 단계; 상기 패드질화막이 노출될때까지 SOG막을 에치백하는 단계; 및 상기 패드 질화막을 제거하는 단계;를 포함하는 것을 특징으로한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 및 도 2e는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(22) 상에 패드산화막(24)과 패드질화막(26)을 순차적으로 형성한 후에 상기 패드질화막(26) 상에 포토 리소그라피공정을 진행하여 감광막패턴을 형성한다.
그런다음, 상기 감광막패턴을 이용해서 상기 패드질화막(26)과 상기 패드산화막(24) 및 상기 반도체기판(22)을 일정깊이 만큼 식각하고, 이를 통해 상기 반도체기판(22)내에 트렌치를 형성한다. 그런다음, 열산화공정을 통해 트렌치 표면에 측벽산화막(24)을 형성한다. 이후, 상기 트렌치를 포함한 전체 구조의 상면에 상기 트렌치를 매립할정도의 두께이상의 매립 산화막으로 HDP CVD산화막(28)을 증착한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 패드질화막(26) 상의 상기 HDP CVD산화막(28)의 두께가 200Å ~ 500Å정도가 되도록 화학적기계연마(30)한다.
이어서, 도 2c에 도시된 바와같이, 상기 연마된 HDP CVD 산화막(28)상에 SOG(Spin On Glass)막(32)을 두께가 2000Å ~ 3000Å정도가 되도록 증착한다.
그 다음, 도 2d에 도시된 바와같이, 상기 SOG산화막(32)을 에치백(etch back)(34)하여 기판 상부구조에 균일한 산화막 두께를 형성한다. 이 때, 상기 에치백 공정에서 상기 패드질화막(26)과 상기 SOG산화막(32)의 식각선택비는 0.9 ~ 1 : 1 로 한다.
이어서, 도 2e에 도시된 바와같이, 상기 패드질화막(26)을 인산용액으로 제거한다. 이 때, 상기 패드질화막(26)을 인산용액으로 제거하는 공정시간을 50분으로 한다.
이와같은 방법으로, 균일한 산화막 두께를 얻기위하여 추가로 SOG막을 형성한 후 에치백공정을 진행함으로써 하부막의 패턴밀도에 영향을 받지않는 고른 산화막 두께를 얻을 수 있다.
상기에서 설명한 바와 같이, 본 발명은 매립산화막에 대해 1차로 화학적기계연마공정을 진행한 후에 추가로 SOG막 증착 및 이에 대한 에치백 공정을 추가 진행함으로써 디싱(Dishing)에 자유로운 토폴로지(topology)를 얻을 수 있으며, 이에 따라, 균일한 두께의 소자분리막을 얻을 수 있어 소자특성을 향상시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시가 가능할 것이다.
도 1a 내지 도 1c는 종래의 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
22 : 기판 24 : 패드산화막
26 : 패드질화막 28 : HDP CVD산화막
30 : 화학적기계연마 32 : SOG산화막
34 : 에치백
Claims (4)
- 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;상기 패드질화막과 패드산화막 및 반도체기판을 식각하여 서로 다른 폭의 트렌치들을 형성하는 단계;상기 트렌치들을 매립하도록 기판 결과물 상에 매립산화막을 형성하는 단계;상기 매립산화막의 표면 일부 두께를 화학적기계연마하는 단계;상기 연마된 매립산화막상에 SOG막을 형성하는 단계;상기 패드질화막이 노출될때까지 SOG막을 에치백하는 단계; 및상기 패드 질화막을 제거하는 단계;를 포함하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 매립 산화막의 화학적기계적연마는 패드질화막 상의 매립산화막의 두께가 200Å ~ 500Å이 되도록 수행하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 SOG막은 2000Å ~ 3000Å 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 SOG막을 에치백하는 단계를, 상기 패드질화막과 SOG막의 식각선택비를 0.9 ~ 1 : 1 로 하여 수행하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
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