KR100875670B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 어스펙트비가 높은 경우에도 보이드를 발생하는 것 없이 트렌치를 완전히 매립함으로써 고집적 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
본 발명은 반도체 기판 상에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계; 기판의 일부가 노출되도록 패드 질화막 및 패드 산화막을 패터닝하는 단계; 노출된 기판을 식각하여 트렌치를 형성하는 단계; 트렌치 및 패드 질화막 상부에 제 1 산화막을 형성하는 단계; 제 1 산화막 사이의 공간이 매립되도록 제 1 산화막 상부에 유동성의 제 2 산화막을 형성하는 단계; 패드 질화막의 표면이 노출되도록 제 2 산화막과 제 1 산화막을 식각하는 단계; 제 2 산화막을 제거하는 단계; 및 제 2 산화막 제거부위가 완전히 매립되도록 기판 전면 상에 제 3 산화막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법에 의해 달성될 수 있다.
HDP-CVD, SOG, STI, 갭매립, 소자분리, 어스펙트비

Description

반도체 소자의 소자분리막 형성방법{METHOD OF FORMING ISOLATING LAYER FOR SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 패드 산화막
12 : 패드 질화막 13 : 제 1 산화막
14 : 제 2 산화막 15 : 제 3 산화막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 기술을 적용한 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로, 소자분리막은 질화막 패턴을 마스크로 하여 반도체 기판을 열산 화시키는 로코스(Local Oxidation of Silicon; LOCOS) 공정을 주로 이용하여 형성하였으나, LOCOS 공정에 의한 소자분리 영역은 비교적 면적이 크고 경계면에 발생되는 버즈빅(bird's beak) 등의 문제로 인하여 고집적 소자에 적용하는데 한계가 있었다. 따라서, 최근에는 소자의 고집적화에 대응하기 위하여, 기판에 얕은 깊이의 트렌치를 형성하고, 이 트렌치에 산화막을 매립시키는 STI(Sallow Trench Isolation) 기술로 소자분리막을 형성하고 있다. 여기서, 산화막은 통상적으로 고밀도플라즈마(High Density Plasma;HDP)-화학기상증착(Chemical Vapor Deposition; CVD)에 의해 단일막으로 형성한다.
한편, HDP-CVD 공정은 어스펙트비(aspect ratio)가 낮은 경우에는 갭매립(gap-filling) 특성이 비교적 우수한 반면, 어스펙트비가 큰 경우에는 갭매립 특성이 현저하게 저하되어 소자의 신뢰성이 저하되는 문제가 있다. 즉, HDP-CVD 공정은 증착(deposition)과 스퍼터링(sputtering)이 동시에 이루어지는데 어스펙트비가 큰 경우에는 트렌치 저부가 완전히 매립되기도 전에 트렌치 상부 에지측면에서 스퍼터링된 원자나 분자들의 재증착(redeposition)으로 인하여 증착막의 프로파일이 보잉(bowing)을 가지게 되면서 증착막 내부에 보이드(void)가 유발됨으로써 트렌치에서의 갭매립 특성이 저하된다. 그러나, 소자의 고접적화에 따라 소자면적도 점점 더 감소하게 되고 이에 따라 트렌치의 어스펙트비도 점점 더 커지기 때문에 HDP-CVD 공정에 의한 단일 산화막만으로는 트렌치 내부를 완전히 매립하는 것이 불가능해짐으로써 소자분리막 형성에 많은 어려움이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 어스펙트비가 높은 경우에도 보이드를 발생하는 것 없이 트렌치를 완전히 매립함으로써 고집적 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계; 기판의 일부가 노출되도록 패드 질화막 및 패드 산화막을 패터닝하는 단계; 노출된 기판을 식각하여 트렌치를 형성하는 단계; 트렌치 및 패드 질화막 상부에 제 1 산화막을 형성하는 단계; 제 1 산화막 사이의 공간이 매립되도록 제 1 산화막 상부에 유동성의 제 2 산화막을 형성하는 단계; 패드 질화막의 표면이 노출되도록 제 2 산화막과 제 1 산화막을 식각하는 단계; 제 2 산화막을 제거하는 단계; 및 제 2 산화막 제거부위가 완전히 매립되도록 기판 전면 상에 제 3 산화막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법에 의해 달성될 수 있다.
바람직하게, 제 2 산화막은 SOG막, USG막, PSG막 및 BPSG막 중 선택되는 하나의 막으로 형성하는데, 여기서 SOG막은 HSQ 계열의 무기 SOG막이나 폴리실록산 계열의 유기 SOG막으로 형성한다.
또한, 트렌치는 2500Å 깊이로 형성하고, 제 1 산화막은 고밀도 플라즈마-화학기상증착에 의한 산화막, 화학기상증착 산화막, 저압 산화막, 플라즈마보조 산화막, USG막 및 PSG막 중 선택되는 하나의 막으로 1000 내지 2500Å의 두께로 형성하고, 제 3 산화막은 고밀도 플라즈마-화학기상증착에 의한 산화막으로 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(11)과 패드 질화막(12)을 순차적으로 증착하고, 기판(10)의 일부가 노출되도록 패드 질화막(12)과 패드 산화막(11)을 패터닝한다. 그 다음, 노출된 기판을 소정 깊이, 바람직하게 약 2500Å 정도의 깊이로 식각하여 트렌치를 형성하고, 트렌치 및 패드 질화막(12) 상부에 제 1 산화막(13)을 형성한다. 이때, 제 1 산화막(13)은 트렌치 내부에 보우잉이 발생되지 않을 정도로 최대한 두꺼운 두께, 바람직하게 1000 내지 2500Å의 두께로 형성한다. 또한, 제 1 산화막(13)은 HDP-CVD에 의한 산화막으로 형성하거나, CVD 산화막, 저압(Low-Pressure; LP) 산화막, 플라즈마보조(Plasma Enhanced; PE) 산화막, USG막, 또는 PSG막으로 형성한다. 여기서, HDP-CVD에 의한 산화막은 O2 및 SiH4의 반응성 개스와 Ar 및/또는 He 등의 비활성 개스를 이용하여 30mTorr 이하의 압력하에서 플라즈마발생전력(plsama generation power)을 1500 내지 6000W로 조절하고, 플라즈마내의 이온바이어스전력(ion bias power)을 500 내지 4000W로 조절하여 형성하는데, 이때 총개스 유량은 100 내지 500sccm으로 조절하고, O2/SiH4는 1.2 내지 4.0으로 조절한다.
그 다음, 제 1 산화막(13) 사이의 공간을 완전히 매립하도록 제 1 산화막(13) 상부에 갭매립 특성이 우수한 유동성의 제 2 산화막(14)을 형성하여 기판 표면을 평탄화한다. 바람직하게, 제 2 산화막(14)은 SOG(Spin On Glass)막, USG막, PSG막 및 BPSG막 중 선택되는 하나의 막으로 형성한다. 여기서, 제 2 산화막(14)으로서 SOG막을 적용하는 경우 SOG막은 HSQ(Hydrogen Silsequioxane) 계열의 무기 SOG막이나 폴리실록산(polysiloxane) 계열의 유기 SOG막을 이용하여 형성하고, SOG막의 형성은 도포(coating), 베이킹(baking) 및 경화(curing) 공정으로 이루어진다. 이때, SOG막이 무기 SOG막인 경우에는 경화를 200 내지 1000℃의 온도에서 수행하고, 유기 SOG막인 경우에는 경화를 200 내지 600℃의 온도에서 수행한다. 또한, 도시되지는 않았지만, 유동성의 제 2 산화막(14)을 형성하기 전에 수분 등의 침투를 방지하기 위하여 베이스층(base layer)을 선택적으로 적용할 수 있고, 제 2 산화막(14)의 증착 후에는 수분차단과 크랙(crack) 방지를 위하여 캡핑층(capping layer)을 선택적으로 적용하거나 하부층의 의존성을 줄이기 위해 선택적으로 플라즈마 처리를 수행할 수도 있다.
도 1b를 참조하면, 패드 질화막(12)의 표면이 노출되도록 화학기계연마 (Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정으로 제 2 산화막(14)과 제 1 산화막(13)을 전면식각하여 제 2 산화막(14)이 포켓(pocket) 형상을 갖도록 한다. 바람직하게, 전면식각시 제 1 및 제 2 산화막(13, 14)에 대한 식각속도가 패드 질화막(12)에 비해 빠른 식각선택비를 갖도록 하고, 제 1 산화막(13)과 제 2 산화막(14)에 대해서는 1 : 1 정도의 선택비를 갖도록 한다. 그 후, 도 1c에 도시된 바와 같이, 제 2 산화막(14)을 딥아웃(dip out) 방식에 의한 습식식각으로 완전히 제거한다. 이때, 제 2 산화막(14)의 형성, 전면식각 및 제거에 의해 제 1 산화막(13)이 형성된 트렌치의 어스펙트비가 현저하게 감소됨을 알 수 있다.
도 1d를 참조하면, 제 2 산화막(14) 제거부위가 완전히 매립되도록 기판 전면 상에 제 3 산화막(15)을 형성한다. 바람직하게, 제 3 산화막(15)은 제 1 산화막(13)과 마찬가지로 HDP-CVD에 의한 산화막으로 형성한다. 더욱 바람직하게, HDP-CVD에 의한 산화막은 제 1 산화막(13) 형성시와 마찬가지로 O2 및 SiH4의 반응성 개스와 Ar 및/또는 He 등의 비활성 개스를 이용하여 30mTorr 이하의 압력하에서 플라즈마발생전력(plsama generation power)을 1500 내지 6000W로 조절하고, 플라즈마내의 이온바이어스전력(ion bias power)을 500 내지 4000W로 조절하여 형성하는데, 이때 총개스 유량은 100 내지 500sccm으로 조절하고, O2/SiH4는 1.2 내지 4.0으로 조절한다. 그 후, 도시되지는 않았지만, 제 3 및 제 1 산화막(15, 13)을 패 드 질화막(12)의 표면이 노출되도록 CMP 공정으로 전면식각하여 소자분리막을 형성한 후, 인산용액을 이용하여 패드 질화막(12)을 제거한다.
상기 실시예에 의하면, 막 특성(quality)이 우수한 HDP-CVD 산화막과 갭매립 특성이 우수한 유동성 산화막을 이용하여 트렌치의 어스펙트비를 감소시킨 후 다시 HDP-CVD 산화막을 형성함에 따라, 어스펙트비가 높은 경우에도 보이드 발생없이 트렌치를 완전히 매립할 수 있게 됨으로써 트렌치에서의 갭매립 특성을 향상시킬 수 있게 된다. 또한, 유동성 산화막은 어스펙트비를 감소시키기 위한 희생막으로서만 이용하고 트렌치 내부는 HDP-CVD 산화막으로만 매립하기 때문에 우수한 절연특성의 소자분리막을 얻을 수 있으므로, 고집적화가 용이해질 뿐만 아니라 고집적 소자의 신뢰성을 향상시킬 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 2층의 HDP-CVD 산화막과 희생막인 유동성 산화막을 적용하여 소자분리막을 형성함에 따라, 어스펙트비가 높은 경우에도 보이드를 발생하는 것 없이 트렌치를 완전히 매립할 수 있게 됨으로써 고집적 소자의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 반도체 기판 상에 패드 산화막과 패드 질화막을 순차적으로 형성하는 단계;
    상기 기판의 일부가 노출되도록 상기 패드 질화막 및 패드 산화막을 패터닝하는 단계;
    상기 노출된 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 및 패드 질화막 상부에 제 1 산화막을 형성하는 단계;
    상기 제 1 산화막 사이의 공간이 매립되도록 상기 제 1 산화막 상부에 유동성의 제 2 산화막을 형성하는 단계;
    상기 패드 질화막의 표면이 노출되도록 상기 제 2 산화막과 제 1 산화막을 식각하는 단계;
    상기 제 2 산화막을 제거하는 단계; 및
    상기 제 2 산화막 제거부위가 완전히 매립되도록 상기 기판 전면 상에 제 3 산화막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 제 2 산화막은 SOG막, USG막, PSG막 및 BPSG막 중 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 2 항에 있어서,
    상기 SOG막은 HSQ 계열의 무기 SOG막이나 폴리실록산 계열의 유기 SOG막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 트렌치는 2500Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 제 1 산화막은 고밀도 플라즈마-화학기상증착에 의한 산화막, 화학기상증착 산화막, 저압 산화막, 플라즈마보조 산화막, USG막 및 PSG막 중 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 산화막은 1000 내지 2500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 1 항 또는 제 5 항에 있어서,
    상기 제 3 산화막은 고밀도 플라즈마-화학기상증착에 의한 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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