KR100883135B1 - 반도체 소자의 층간절연막 형성방법 - Google Patents

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Abstract

본 발명은 게이트와 비트라인 사이의 절연성을 향상시킴과 동시에 안정한 평탄화 특성을 얻을 수 있는 반도체 소자의 층간절연막 형성방법을 제공한다.
본 발명은 상부에 게이트가 형성되고, 게이트의 일측에는 산화막이 형성되고 게이트의 다른 측에는 랜딩 폴리실리콘막이 형성되며, 산화막 및 랜딩 폴리실리콘막의 표면에 디싱이 발생되어 있는 반도체 기판을 제공하는 단계; 디싱을 매립하도록 기판 전면 상에 층간절연막으로서 USG막을 형성하는 단계; 및 USG막의 막처리를 수행하여 USG막을 치밀화함과 동시에 평탄화하는 단계를 포함하고, USG막은 반응소오스로서 SiH4＋H2O2를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법에 의해 달성될 수 있다. 여기서, USG막은 -10 내지 50℃의 범위의 온도 및 100Torr 이하의 압력하에서 CVD 방식으로 1000 내지 2000Å의 두께로 형성하고, USG막의 막처리는 플라즈마처리나 비교적 저온에서의 열처리로 수행한다.
USG막, 층간절연막, 게이트, 비트라인, 디싱, CMP

Description

반도체 소자의 층간절연막 형성방법{METHOD OF FORMING INTERMEDIATE INSULATING LAYER FOR SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 게이트 절연막
12 : 게이트 13 : 하드 마스크
14 : 스페이서 15 : 산화막
16 : LP 17 : USG막
100 : 디싱
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트와 비트라인 사이의 절연성을 향상시킬 수 있는 반도체 소자의 층간절연막 형성방법에 관한 것 이다.
일반적으로, 게이트와 비트라인 사이의 절연을 위한 층간절연막으로서 고밀도 플라즈마(High Density Plasma; HDP) 산화막, BPSG막, TEOS막, SOG막, 또는 고온산화(High Temperatur Oxide; HTO)막 등을 사용하고 있다.
이중 HDP 산화막을 적용하는 경우에는 평탄화를 위하여 별도의 에치백 공정을 수행하는데, 이러한 HDP 산화막 형성 및 에치백 공정은 고가의 공정으로 제조비용이 높아지기 때문에, 최근에는 에치백 공정없이 HDP 산화막만을 형성하려는 방법이 이루어지고 있다. 그러나, 이 경우 제조비용은 감소시킬 수 있으나 HDP 산화막의 재증착(redeposition) 현상 등에 의해 평탄화 특성이 열악해진다.
또한, BPSG막의 경우에는 에치백 공정없이 플로우(flow) 공정만으로 평탄화를 이룰 수 있으나, 플로우를 위하여 약 750℃의 고온에서 열처리를 수행해야 되는 문제가 있을 뿐만 아니라 박막 형성에 따른 불안정한 농도의 막형성 가능성이 높아 파티클(particle) 문제를 야기시킨다. 또한, TEOS막의 경우에는 랜딩 폴리실리콘(landing polysilicon; LP) 형성을 위한 화학기계연마(Chemical Mecahnical Polishing: CMP) 공정 후 발생되는 디싱(dishing) 등의 매립이 용이하지 못하여 게이트와 비트라인 사이의 절연이 용이하게 이루어지지 못하고, 후속 세정공정시 막손실이 발생하여 평탄화 특성이 저하되는 문제가 있다. 또한, HTO 산화막은 저압(Low Pressure; LP) 증착방식으로 형성하기 때문에 공정시간이 길고 이상 결합에 의해 대형 파티클을 야기시키는 문제가 있으며, SOG막은 매립 및 평탄화 특성은 우수하나 고가의 물질이므로 제조비용이 높아지는 문제가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트와 비트라인 사이의 절연성을 향상시킴과 동시에 안정한 평탄화 특성을 얻을 수 있는 반도체 소자의 층간절연막 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 게이트가 형성되고, 게이트의 일측에는 산화막이 형성되고 게이트의 다른 측에는 랜딩 폴리실리콘막이 형성되며, 산화막 및 랜딩 폴리실리콘막의 표면에 디싱이 발생되어 있는 반도체 기판을 제공하는 단계; 디싱을 매립하도록 기판 전면 상에 층간절연막으로서 USG막을 형성하는 단계; 및 USG막의 막처리를 수행하여 USG막을 치밀화함과 동시에 평탄화하는 단계를 포함하고, USG막은 반응소오스로서 SiH4＋H2O2를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법에 의해 달성될 수 있다.
여기서, USG막은 -10 내지 50℃의 범위의 온도 및 50∼100Torr 이하의 압력하에서 CVD 방식으로 1000 내지 2000Å의 두께로 형성하고, USG막의 막처리는 플라즈마처리나 열처리로 수행한다. 바람직하게, 플라즈마처리는 N2O 및 O2 플라즈마를 이용하여 20초∼30초동안 수행하고, 열처리는 O2, H2O, O3 및 N2O의 혼합개스 분위기에서 300 내지 500℃의 온도에서 5 내지 30분 동안 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 게이트 절연막(11)을 형성하고, 게이트 절연막(11) 상에 폴리실리콘막 등의 게이트 물질막을 형성한다. 그 다음, 게이트 물질막 상에 절연막의 하드 마스크(13)를 형성하고, 하드 마스크(13)를 식각 마스크로하여 게이트 물질막을 식각하여 게이트(12)를 형성한다. 그 다음, 기판 전면상에 절연막을 증착하고 공지된 스페이서 공정으로 절연막을 식각하여 게이트(12) 및 하드 마스크(13)의 측벽에 스페이서(14)를 형성한다.
그 후, 기판 전면 상에 이후 형성될 산화막(15)을 형성하고, 게이트(12) 일측의 기판(10) 및 스페이서(14)가 노출되도록 산화막(15)을 식각하여 비트라인용 콘택홀을 형성한 다음, 콘택홀에 매립되도록 기판 전면상에 폴리실리콘막을 형성한다. 그 후, CMP 공정으로 하드 마스크(13)의 표면이 노출되도록 폴리실리콘막 및 산화막(15)을 전면식각하여 LP(16)를 형성한다. 이때, 산화막(15) 및 LP(16) 표면에 디싱(100)이 발생되어 평탄화 특성이 열악해지고 심한 경우 게이트(12) 측부가 일부 노출되기도 한다.
도 1b를 참조하면, 디싱(100)을 매립하도록 기판 전면 상에 게이트(12)와 이후 형성될 비트라인 사이의 절연을 위한 층간절연막으로 반응소오스로서 SiH4＋H2O2를 이용하여 USG(Undoped Silicate Glass)막(17)을 형성한 후, 플라즈마처리나 열처리로 USG막(17)의 막처리를 수행하여 USG막(17)을 치밀화시킴과 동시에 평탄화시킨다. 바람직하게, USG막(17)은 -10 내지 50℃의 범위의 비교적 저온의 온도 및 50∼100Torr 이하의 비교적 저압의 압력하에서 화학기상증착(Chemical Vapro Deposition; CVD) 방식으로 증착한다. 더욱 바람직하게, USG막(17)은 1000 내지 2000Å의 두께로 형성한다. 또한, 플라즈마처리는 N2O 및 O2 플라즈마를 이용하여 20초∼30초동안 수행하고, 열처리는 O2, H2O, O3 및 N2O의 혼합개스 분위기에서 300 내지 500℃의 온도에서 5 내지 30분 동안 수행한다. 그 다음, 파티클 등을 제거하기 위하여 상기 기판을 세정하는데, 바람직하게 세정은 CF4 나 CHF3 계열의 개스를 이용하여 수행하거나, H2SO4 : H2O2의 비가 50 : 1은 세정액을 이용하여 약 100℃ 이내의 온도에서 수행한다.
상기 실시예에 의하면, 게이트와 비트라인 사이의 절연을 위한 층간절연막으로서 SiH4＋H2O2를 이용한 USG막을 형성함에 따라, LP 형성을 위한 CMP 공정 후 발생되는 디싱을 용이하게 매립하여 게이트와 비트라인 사이의 우수한 절연특성을 얻을 수 있고, 비교적 저온에서의 막처리를 통하여 막의 치밀화 및 안정한 평탄화 특성를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 SiH4＋H2O2를 이용한 USG막을 이용하여 게이트와 비트라인 사이를 절연시킴으로써 우수한 절연특성 및 안정한 평탄화 특성을 확보할 수 있고, 그 결과 소자의 특성을 향상시킬 수 있다.

Claims (6)

  1. 상부에 게이트가 형성되고, 상기 게이트의 일측에는 산화막이 형성되고 상기 게이트의 다른 측에는 랜딩 폴리실리콘막이 형성되며, 상기 산화막 및 랜딩 폴리실리콘막의 표면에 디싱이 발생한 반도체 기판을 제공하는 단계;
    상기 디싱이 발생한 반도체 기판의 전체 구조상에 USG막으로 이루어진 층간절연막을 형성하여 상기 디싱을 매립하는 단계;
    상기 USG막의 막처리를 수행하여 상기 USG막을 치밀화함과 동시에 평탄화하는 단계를 포함하고,
    상기 USG막은 반응소오스로서 SiH4＋H2O2를 이용하여 형성하고,
    상기 USG막의 막처리는 플라즈마처리나 열처리로 수행하고,
    상기 플라즈마처리는 N2O 및 O2 플라즈마를 이용하여 20초∼30초동안 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
  2. 상부에 게이트가 형성되고, 상기 게이트의 일측에는 산화막이 형성되고 상기 게이트의 다른 측에는 랜딩 폴리실리콘막이 형성되며, 상기 산화막 및 랜딩 폴리실리콘막의 표면에 디싱이 발생한 반도체 기판을 제공하는 단계;
    상기 디싱이 발생한 반도체 기판의 전체 구조상에 USG막으로 이루어진 층간절연막을 형성하여 상기 디싱을 매립하는 단계;
    상기 USG막의 막처리를 수행하여 상기 USG막을 치밀화함과 동시에 평탄화하는 단계를 포함하고,
    상기 USG막은 반응소오스로서 SiH4＋H2O2를 이용하여 형성하고,
    상기 USG막의 막처리는 플라즈마처리나 열처리로 수행하고,
    상기 열처리는 O2, H2O, O3 및 N2O의 혼합개스 분위기에서 300 내지 500℃의 온도에서 5 내지 30분 동안 수행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
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