KR100552857B1 - 반도체 소자의 콘택 형성 방법 - Google Patents
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Abstract
파티클로 인한 수율 저하를 방지할 수 있는 반도체 소자의 콘택 형성 방법에 관한 것으로, 본 발명의 실시예에 따른 콘택 형성 방법은, 반도체 기판상의 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 절연막 및 콘택홀의 표면에 배리어막을 증착하는 단계; 상기 배리어막 위로 일정 두께 이상의 텅스텐 막을 1차 증착하는 단계; 상기 배리어막을 증착할 때 발생한 파티클을 제거하는 단계; 상기 파티클이 제거된 텅스텍 막 위로 텅스텐 막을 2차 증착하여 콘택홀 내부를 충진하는 단계; 및 상기 텅스텐 막을 평탄화 하여 콘택을 형성하는 단계;를 포함하며, 상기 파티클 제거 단계는, SF6 가스를 이용한 식각 공정에 의해 상기 1차 증착된 텅스텐 막을 설정 두께만큼만 잔류시키는 단계; Cl2 가스를 이용하여 상기 파티클을 제거하는 단계; 아웃개싱 단계; 및 펌핑 단계를 포함한다.
파티클, 배리어 메탈, 갭 필, 플러그, 텅스텐 막, 식각, 플라즈마
Description
도 1은 종래 기술에 따른 콘택 형성 공정을 나타내는 반도체 소자의 개략적인 구성도이고,
도 2는 본 발명의 실시예에 따른 콘택 형성 방법의 공정 블록도를 도시한 것이며,
도 3 및 도 4는 도 2의 파티클 제거 단계를 구체화한 공정 블록도 및 공정 조건을 각각 도시한 것이고,
도 5a 및 도 5b는 도 2의 주요 공정 단계를 나타내는 반도체 소자의 개략적인 구성도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 파티클로 인한 수율 저하를 방지할 수 있는 반도체 소자의 콘택 형성 방법에 관한 것이다.
최근, 반도체 집적회로가 고집적화 됨에 따라 제한된 면적 내에서 배선과 배 선을 효과적으로 연결하는 방법들이 제시되고 있다. 그 중, 집적회로에서의 배선을 다층화 하는 다층 배선 방법이 주로 사용되고 있는데, 상기한 다층 배선 방법을 적용하면 반도체 소자간에 배선이 통과되는 공간을 고려할 필요가 없기 때문에 반도체 칩의 크기를 작게 제조할 수 있다.
이하, 도 1을 참조하여 종래 기술에 따른 콘택 형성 방법을 설명한다.
먼저, 금속 배선층이 제공된 반도체 기판 상부에 TEOS(thetraethyle orthosilicate)막 또는 BPSG(boron phosphorus silicate glass)막 등으로 이루어진 층간 절연막(102)을 증착한다. 그리고, 층간 절연막(102) 위에 식각 마스크(미도시함)를 형성한 후 이 마스크를 이용하여 층간 절연막(102)을 선택적으로 식각하여 콘택홀(미도시함)을 형성한다.
이후, 스퍼터링 방법으로 티타늄(Ti)막 또는 티타늄(Ti)/질화티타늄(TiN)막 등을 증착하여 배리어막(104)을 형성한다. 그리고, 화학 기상 증착(CVD ; chemical vapor deposition) 방식으로 텅스텐막(106)을 증착한 후, 화학 기계적 연마(CMP ; chemical mechanical polishing) 공정에 의해 평탄화 함으로써, 금속 배선 간 연결 및 금속 배선과 반도체 소자 전극 연결을 위한 콘택(108)을 완성한다.
이러한 구성의 콘택 형성 방법에 있어서, 배리어막(104)을 증착할 때에는 증착 공정의 특성상 일정량의 파티클(110)이 발생하게 되는데, 종래에는 상기한 파티클(110)을 제거하기 위해 스크러버를 이용한 물리적 방법을 사용하였다.
그러나, 스크러버를 이용한 종래의 파티클 제거 방법은 파티클을 효과적으로 제거하지 못하는 문제점이 있으므로, 상기한 파티클로 인해 반도체 소자의 수율이 저하되는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 파티클을 효과적으로 제거함으로써 수율을 향상시킬 수 있는 반도체 소자의 콘택 형성 방법을 제공함을 목적으로 한다.
상기한 본 발명의 목적은,
A) 반도체 기판상의 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
B) 상기 절연막 및 콘택홀의 표면에 배리어막을 증착하는 단계와;
C) 상기 배리어막 위로 일정 두께 이상의 텅스텐 막을 1차 증착하는 단계;
D) 상기 배리어막을 증착할 때 발생한 파티클을 제거하는 단계;
E) 상기 파티클이 제거된 텅스텍 막 위로 텅스텐 막을 2차 증착하여 콘택홀 내부를 충진하는 단계; 및
F) 상기 텅스텐 막을 평탄화 하여 콘택을 형성하는 단계;
를 포함하는 콘택 형성 방법에 의해 달성할 수 있다.
본 발명의 실시예에 의하면, 상기 C) 단계에서는 텅스텐 막을 100Å 이상의 두께로 증착한다.
그리고, 상기 D) 단계는, a) SF6 가스를 이용한 식각 공정에 의해 상기 1차 증착된 텅스텐 막을 설정 두께만큼만 잔류시키는 단계; b) Cl2 가스를 이용하여 상 기 파티클을 제거하는 단계; c) 아웃개싱 단계; 및 d) 펌핑 단계를 포함한다.
이때, 상기 a) 단계에서는 텅스텐 막을 10Å 정도의 두께만큼만 잔류시키는 것이 바람직하고, c) 단계는 Ar 가스를 이용한 1차 아웃개싱 단계(c')와 N2 가스를 이용한 2차 아웃개싱 단계(c")를 포함한다.
상기한 D) 단계를 보다 구체적으로 설명하면, 상기 a) 단계에서는 챔버 압력을 10mTorr로 유지하고, 1200W의 소스 파워와 OW의 바이어스 파워를 사용하며 SF6 가스와 N2 가스를 각각 70sccm의 유량으로 주입하면서 7초 동안 식각을 진행한다.
그리고, 상기 b) 단계에서는 챔버 압력을 10Torr로 유지하고, 1200W의 소스 파워와 OW의 바이어스 파워를 사용하며, Cl2 가스와 Ar 가스를 각각 70sccm의 유량으로 30초 동안 주입한다.
그리고, 상기 c) 단계의 1차 아웃개싱 단계(c')에서는 챔버 압력을 10mTorr로 유지하고, 1200W의 소스 파워와 300W의 바이어스 파워를 사용하며, Ar 가스를 70sccm의 유량으로 15초 동안 주입한다. 그리고, 2차 아웃개싱 단계(c")에서는 챔버 압력을 10mTorr로 유지하고, 1200W의 소스 파워와 OW의 바이어스 파워를 사용하며, N2 가스를 70sccm의 유량으로 15초 동안 주입한다.
그리고, 상기 d) 단계에서는 챔버 압력을 0Torr로 15초 동안 유지하고, 0W의 소스 파워와 OW의 바이어스 파워를 사용한다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 콘택 형성 방법의 공정 블록도를 도시한 것이고, 도 3 및 도 4는 도 2의 파티클 제거 단계를 구체화한 공정 블록도 및 공정 조건을 도시한 것이다. 그리고, 도 5a 및 도 5b는 도 2의 주요 공정 단계를 나타내는 반도체 소자의 개략적인 구성도이다.
본원 발명의 콘택 형성 방법은 배리어막 증착 후 일정 두께의 텅스텐 막을 1차 증착하고, 파티클을 제거한 후 텅스텐 막을 2차로 증착하는 것을 특징으로 한다.
보다 구체적으로, 반도체 기판상의 절연막(12)을 선택적으로 제거하여 콘택홀을 형성한다. 이때, 상기 반도체 기판에는 하부 금속 배선 또는 트랜지스터 구조물이 미리 형성되어 있다.
상기 절연막(12)은 TEOS(thetraethyle orthosilicate)막 또는 BPSG(boron phosphorus silicate glass)막으로 이루어질 수 있으며, 절연막(12)의 선택적인 제거에는 식각 마스크를 이용한 식각 공정을 사용할 수 있다.
콘택홀을 형성한 후에는 절연막(12) 및 콘택홀의 표면에 배리어막(14)을 증착한다. 이때, 상기 배리어막(14)은 티타늄(Ti)막 또는 티타늄(Ti)/질화티타늄(TiN)막 등을 스퍼터링 방법으로 증착하여 형성할 수 있다.
그런데, 종래 기술에서 언급한 바와 같이 상기한 배리어막(14) 증착 단계에서는 증착 공정의 특성상 일정량의 파티클(16)이 발생하게 된다.
이에, 본원 발명은 상기한 파티클(16)을 효과적으로 제거하기 위해 다음과 같은 방법을 사용한다.
먼저, 상기 배리어막(14) 위로 일정 두께 이상, 예컨대 최소 100Å 이상의 두께(T1)로 텅스텐 막을 1차 증착한다. 도 5a에는 1차 텅스텐 막을 도면부호 18a로 도시하였다.
이어서, 공정 챔버의 압력을 대략 10mTorr로 유지하고, 약 1200W의 소스 파워와 약 OW의 바이어스 파워를 사용하며, SF6 가스와 N2 가스를 각각 대략 70sccm의 유량으로 주입하면서 약 7초 동안 식각을 진행하여 상기 1차 증착된 텅스텐 막을 설정 두께, 예컨대 대략 10Å 정도의 두께(T2)만큼 잔류시킨다. 도 5a에는 잔류하는 1차 텅스텐 막을 도면부호 18b로 도시하였다.
계속하여, 챔버 압력을 대략 10Torr로 유지하고, 약 1200W의 소스 파워와 약 OW의 바이어스 파워를 사용하며, Cl2 가스와 Ar 가스를 각각 대략 70sccm의 유량으로 대략 30초 동안 주입하여 상기 파티클(16)을 제거하고, 챔버 내부를 아웃개싱한다.
이때, 상기 아웃개싱은 Ar 가스를 이용한 1차 아웃개싱 단계와 N2 가스를 이용한 2차 아웃개싱 단계에 따라 실시하는 것이 바람직한데, 1차 아웃개싱 단계에서는 챔버 압력을 대략 10mTorr로 유지하고, 약 1200W의 소스 파워와 약 300W의 바이어스 파워를 사용하며, Ar 가스를 대략 70sccm의 유량으로 약 15초 동안 주입한다. 그리고, 2차 아웃개싱 단계에서는 챔버 압력을 대략 10mTorr로 유지하고, 약 1200W의 소스 파워와 약 OW의 바이어스 파워를 사용하며, N2 가스를 대략 70sccm의 유량으로 약 15초 동안 주입한다.
상기한 아웃개싱 단계가 완료되면, 계속하여 챔버 내부의 개스를 펌핑하는데, 이때, 챔버 압력은 약 0Torr로 대략 15초 동안 유지하고, 약 0W의 소스 파워와 약 OW의 바이어스 파워를 사용한다.
이러한 단계들에 따라 파티클 제거가 완료되면, 도 5b에 도시한 바와 같이 상기 파티클이 제거된 1차 텅스텍 막(18b) 위로 2차 텅스텐 막(20)을 증착하여 콘택홀 내부를 충진한다.
계속하여, 도시하지는 않았지만 화학기계적 연마 방식을 이용하여 텅스텐 막을 평탄화 함으로써 콘택(22)을 형성한다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이상에서 살펴본 바와 같이 본 발명은 일정 두께의 텅스텐 막을 1차 증착한 후 식각 공정을 이용하여 파티클을 제거한 다음에 텅스텐 막을 2차 증착함으로써 배리어막 증착시에 발생하는 파티클을 효과적으로 제거할 수 있다.
따라서, 파티클로 인한 패턴 불량을 방지할 수 있어 수율을 향상시킬 수 있는 효과가 있다.
Claims (5)
- A) 반도체 기판상의 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;B) 상기 절연막 및 콘택홀의 표면에 배리어막을 증착하는 단계와;C) 상기 배리어막 위로 일정 두께 이상의 텅스텐 막을 1차 증착하는 단계;D) 상기 배리어막을 증착할 때 발생한 파티클을 제거하는 단계;E) 상기 파티클이 제거된 텅스텍 막 위로 텅스텐 막을 2차 증착하여 콘택홀 내부를 충진하는 단계; 및F) 상기 텅스텐 막을 평탄화 하여 콘택을 형성하는 단계;를 포함하는 반도체 소자의 콘택 형성 방법.
- 제 1항에 있어서,상기 C) 단계에서는 텅스텐 막을 100Å 이상의 두께로 증착하는 반도체 소자의 콘택 형성 방법.
- 제 1항 또는 제 2항에 있어서, 상기 D) 단계는,a) SF6를 이용한 식각 공정에 의해 상기 1차 증착된 텅스텐 막을 설정 두께만큼만 잔류시키는 단계;b) Cl2 가스를 이용하여 상기 파티클을 제거하는 단계;c) 아웃개싱 단계; 및d) 펌핑 단계를 포함하는 반도체 소자의 콘택 형성 방법.
- 제 3항에 있어서,상기 a) 단계에서는 텅스텐 막을 10Å 정도의 두께만큼만 잔류시키는 반도체 소자의 콘택 형성 방법.
- 제 3항에 있어서,상기 c) 단계는 Ar 가스를 이용한 1차 아웃개싱 단계와, N2 가스를 이용한 2차 아웃개싱 단계를 포함하는 반도체 소자의 콘택 형성 방법.
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