KR100538811B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 고집적 반도체 소자의 STI 또는 층간절연막 형성에 따른 갭 매립시 보이드가 발생되지 않는 우수한 갭매립 특성을 얻을 수 있는 방법을 제공한다.
본 발명은 갭이 구비된 반도체 기판을 준비하는 단계; 상기 갭을 일부 매립하도록 상기 기판 전면 상에 고밀도플라즈마에 의한 제 1 USG막을 형성하는 단계; NF3 개스를 이용한 인-시튜 식각에 의해 상기 제 1 USG막의 측부 및 상부만을 소정 두께만큼 선택적으로 식각하는 단계; 상기 인-시튜 식각된 제 1 USG막 상부에 상기 갭을 완전히 매립하도록 고밀도플라즈마에 의한 F-도핑된 산화막을 형성하는 단계; 및 상기 F-도핑된 산화막 상부에 고밀도플라즈마에 의한 제 2 USG막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 우수한 갭매립(gap-fill) 특성을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따른 패턴 선폭 감소에 의해, STI(Shallow Trench Isolation) 및 층간절연막 형성 시 고밀도플라즈마-화학기상증착(High Density Plasma-Chemical Vapor Deposition; HDP-CVD) 산화막을 이용하여 갭매립(gap-fill)을 수행하고, 이러한 HDP-CVD 산화막으로는 통상적으로 He 개스를 기본으로 하여 도핑되지 않은 HDP-CVD 산화막, 즉 HDP-CVD USG(Undoped Silicate Glass)막을 사용한다.
그러나, 소자의 고집적화가 가속화되면서, 상술한 HDP-CVD USG막으로는 갭매립을 수행하는데 한계가 있어, 예컨대 80㎚ 이하 기술의 고집적 반도체 소자의 STI 형성 시에는, 도 1에 나타낸 바와 같이, 막 내부에 보이드(void; 100)가 유발되는 등 우수한 갭매립 특성을 얻을 수 없다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고집적 반도체 소자의 STI 또는 층간절연막 형성에 따른 갭 매립시 보이드가 발생되지 않는 우수한 갭매립 특성을 얻을 수 있는 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 갭이 구비된 반도체 기판을 준비하는 단계; 상기 갭을 일부 매립하도록 상기 기판 전면 상에 고밀도플라즈마에 의한 제 1 USG막을 형성하는 단계; NF3 개스를 이용한 인-시튜 식각에 의해 상기 제 1 USG막의 측부 및 상부만을 소정 두께만큼 선택적으로 식각하는 단계; 상기 인-시튜 식각된 제 1 USG막 상부에 상기 갭을 완전히 매립하도록 고밀도플라즈마에 의한 F-도핑된 산화막을 형성하는 단계; 및 상기 F-도핑된 산화막 상부에 고밀도플라즈마에 의한 제 2 USG막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
여기서, 제 1 및 제 2 USG막, F-도핑된 산화막은 각각 500 내지 2000Å의 두께의 갖는다.
바람직하게, 제1,2USG막은 소오스 개스로서 SiH4 ＋ O2 ＋ He를 이용하여 3000 내지 6000W의 소오스 전력과 700 내지 1200W의 바이어스 전력 하에서 형성하는데, 이때 SiH4, O2, 및 He 개스의 유량은 각각 40 내지 120sccm, 50 내지 160sccm, 및 100 내지 500sccm으로 설정한다.
또한, F-도핑된 산화막은 소오스 개스로서 SiH4 ＋ O2 ＋ He를 사용하고 보조 개스로서 NF3 개스를 사용하여, 3000 내지 6000W의 소오스 전력과 700 내지 1200W의 바이어스 전력 하에서 형성하는데, 이때 SiH4, O2, 및 He 개스의 유량은 각각 40 내지 120sccm, 50 내지 160sccm, 및 100 내지 500sccm으로 설정한다.
또한, 인-시튜 식각은 NF3 개스를 이용하여, 300 내지 6000W의 소오스 전력 및 700 내지 1200W의 바이어스 전력 하에서 수행하고, NF3 개스는 NF3 ＋O2 ＋ H2 또는 O2와 H2의 혼합개스로 대체될 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 STI에 의한 소자 분리막 형성 과정을 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(10) 상에 패드 산화막(11)과 패드 질화막(12)을 순차적으로 증착하고 기판(10)의 일부가 노출되도록 패터닝한다. 그 다음, 패터닝된 패드 질화막(12)과 패드 산화막(11)을 마스크로하여 노출된 기판(10)을 식각하여 소정 깊이의 트렌치를 형성한 후, 트렌치를 포함하는 기판 전체 표면에 라이너(liner) 질화막(13)과 라이너 산화막(14)을 순차적으로 증착한다. 그 다음, 트렌치 일부를 매립하도록 기판 전면 상에 라이너층으로서의 제 1 HDP-CVD 산화막(15)을 형성한다. 바람직하게, 제 1 HDP-CVD 산화막(15)은 3000 내지 6000W의 소오스 전력과 700 내지 1200W의 바이어스 전력 하에서, 소오스 개스로 SiH4 ＋ O2 ＋ He를 이용하여 도핑되지 않은 HDP-CVD 산화막, 즉 HDP-CVD USG막으로 트렌치 상부에서 인접 막과 서로 접촉하지 않도록 500 내지 2000Å의 두께로 형성한다. 또한, SiH4, O2, 및 He 개스의 유량은 각각 40 내지 120sccm, 50 내지 160sccm, 및 100 내지 500sccm으로 설정한다.
도 2b에 도시된 바와 같이, 300 내지 6000W의 소오스 전력 및 700 내지 1200W의 바이어스 전력 하에서 NF3 개스를 이용하여 인-시튜(in-situ) 식각을 수행하여, 제 1 HDP-CVD 산화막(15)의 상부 및 측부를 소정 두께만큼 식각한다. 이때, NF3 개스 대신 NF3 ＋O2 ＋ H2를 사용하거나 O2 와 H2의 혼합개스를 사용할 수 있으며, NF3 ＋O2 ＋ H2 를 사용하는 경우 NF3, O2, H 2 개스의 유량은 10 내지 150sccm으로 각각 설정한다. 또한, 인-시튜 식각 시 식각 두께는 패턴 상부가 손상되지 않도록 100 내지 500Å 정도가 되도록 한다.
도 2c에 도시된 바와 같이, 인-시튜 식각된 제 1 HDP-CVD 산화막(15a) 상부에 트렌치를 완전히 매립하도록 제 2 HDP-CVD 산화막(16)을 형성한다. 바람직하게, 제 2 HDP-CVD 산화막(16)은 300 내지 6000W의 소오스 전력과 700 내지 1200W의 바이어스 전력 하에서, 소오스 개스로 SiH4 ＋ O2 ＋ He를 이용하고 보조(Assist) 개스로서 NF3 개스를 사용하여 F-도핑된 HDP-CVD 산화막으로, 트렌치 최상부에서 인접 막과 서로 접촉하지 않도록 500 내지 2000Å의 두께로 형성한다. 또한, SiH4, O2, 및 He 개스의 유량은 각각 40 내지 120sccm, 50 내지 160sccm, 및 100 내지 500sccm으로 설정하고, 형성된 F-도핑된 HDP-CVD 산화막의 반사율(reflective index) 값은 1.46 내지 1.5 정도가 되도록 한다. 즉, HDP-CVD 산화막 형성 시 NF3 개스를 부가하게 되면, 트렌치 상부 및 측부의 산화막에서만 선택적으로 식각이 이루어지므로 보이드를 유발하는 것 없이 트렌치와 같은 좁은 갭을 매립할 수 있다.
도 2d에 도시된 바와 같이, 제 2 HDP-CVD 산화막(16) 상부에 캡핑(capping)층으로서의 제 3 HDP-CVD 산화막(17)을 형성한다. 바람직하게, 제 3 HDP-CVD 산화막(17)은 제 1 HDP-CVD 산화막(15)과 마찬가지로 3000 내지 6000W의 소오스 전력과 700 내지 1200W의 바이어스 전력 하에서, 소오스 개스로 SiH4 ＋ O2 ＋ He를 이용하여 도핑되지 않은 HDP-CVD 산화막, 즉 HDP-CVD USG막으로 인접 막과 서로 접촉하지 않도록 500 내지 2000Å의 두께로 형성한다. 또한, SiH4, O2, 및 He 개스의 유량은 각각 40 내지 120sccm, 50 내지 160sccm, 및 100 내지 500sccm으로 설정한다.
상기 실시예에 의하면, 라이너(Liner) HDP-CVD 산화막 증착, 인-시튜(In-situ) 식각, NF3 보조(Assist) HDP-CVD 산화막 증착, 및 캡핑 HDP-CVD 산화막 증착 (Deposition)으로 이루어진 이른 바 LEAD의 다단계 공정에 의해 트렌치와 같은 좁은 갭을 매립함으로써, 막 내부에 보이드가 발생되지 않는 우수한 갭매립 특성을 얻을 수 있게 된다.
한편, 상기 실시예에서는 소자분리막 형성 따른 갭 매립에 대해서만 설명하였지만, 층간절연막 형성에 따른 갭매립 시에도 동일하게 적용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 고집적 반도체 소자의 STI 또는 층간절연막 형성에 따른 갭 매립시 보이드가 발생되지 않는 우수한 갭매립 특성을 얻을 수 있으므로, 소자의 수율을 증대시킬 수 있다.
도 1은 종래의 HDP-CVD USG막에 의한 갭매립 시 보이드가 발생된 경우를 나타낸 도면.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 STI에 의한 소자분리막 형성과정을 순차적으로 나타낸 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 패드 산화막
12 : 패드 질화막 13 : 라이너 질화막
14 : 라이너 산화막 15 : 제 1 HDP-CVD 산화막
15a : 인-시튜 식각된 제 1 HDP-CVD 산화막
16 : 제 2 HDP-CVD 산화막
17 : 제 3 HDP-CVD 산화막

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 갭이 구비된 반도체 기판을 준비하는 단계;
    상기 갭을 일부 매립하도록 상기 기판 전면 상에 고밀도플라즈마에 의한 제 1 USG막을 형성하는 단계;
    NF3 개스를 이용한 인-시튜 식각에 의해 상기 제 1 USG막의 측부 및 상부만을 소정 두께만큼 선택적으로 식각하는 단계;
    상기 인-시튜 식각된 제 1 USG막 상부에 상기 갭을 완전히 매립하도록 고밀도플라즈마에 의한 F-도핑된 산화막을 형성하는 단계; 및
    상기 F-도핑된 산화막 상부에 고밀도플라즈마에 의한 제 2 USG막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 USG막과 상기 F-도핑된 산화막은 각각 500 내지 2000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 제1,2USG막은 소오스 개스로서 SiH4 ＋ O2 ＋ He를 이용하여 3000 내지 6000W의 소오스 전력과 700 내지 1200W의 바이어스 전력 하에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 SiH4, O2, 및 He 개스의 유량은 각각 40 내지 120sccm, 50 내지 160sccm, 및 100 내지 500sccm으로 설정하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 4 항에 있어서,
    상기 F-도핑된 산화막은 소오스 개스로서 SiH4 ＋ O2 ＋ He를 사용하고 보조 개스로서 NF3 개스를 사용하여, 3000 내지 6000W의 소오스 전력과 700 내지 1200W의 바이어스 전력 하에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 SiH4, O2, 및 He 개스의 유량은 각각 40 내지 120sccm, 50 내지 160sccm, 및 100 내지 500sccm으로 설정하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 4 항에 있어서,
    상기 NF3 개스를 이용한 인-시튜 식각은, 300 내지 6000W의 소오스 전력 및 700 내지 1200W의 바이어스 전력 하에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 NF3 개스에 O2 ＋ H2 를 더 첨가하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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