KR100403628B1 - 반도체 장치의 소자분리 방법 - Google Patents

반도체 장치의 소자분리 방법 Download PDF

Info

Publication number
KR100403628B1
KR100403628B1 KR10-2001-0027345A KR20010027345A KR100403628B1 KR 100403628 B1 KR100403628 B1 KR 100403628B1 KR 20010027345 A KR20010027345 A KR 20010027345A KR 100403628 B1 KR100403628 B1 KR 100403628B1
Authority
KR
South Korea
Prior art keywords
film
trench
mask
insulating film
oxide film
Prior art date
Application number
KR10-2001-0027345A
Other languages
English (en)
Other versions
KR20020088595A (ko
Inventor
홍석훈
이정수
유재윤
박경원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0027345A priority Critical patent/KR100403628B1/ko
Priority to US10/147,326 priority patent/US20020197823A1/en
Priority to DE10222083A priority patent/DE10222083B4/de
Priority to JP2002145346A priority patent/JP2003045957A/ja
Priority to CNB021202222A priority patent/CN1267982C/zh
Publication of KR20020088595A publication Critical patent/KR20020088595A/ko
Application granted granted Critical
Publication of KR100403628B1 publication Critical patent/KR100403628B1/ko
Priority to US11/398,536 priority patent/US20060183296A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Abstract

본 발명은 반도체 장치의 소자분리 방법에 관한 것이다. 반도체 기판 상의 소정 영역에 실리콘 질화막으로 구성된 마스크용 절연막을 형성하고, 이 마스크용 절연막을 이용하여 반도체 기판에 소정 깊이의 트렌치를 형성한다. 실리콘 질화막으로 구성된 마스크용 절연막의 측벽 및 트렌치 내벽에 산화막을 형성하고 그 위에 트렌치 라이너 막을 형성한다. 그런 다음, 트렌치가 완전히 충진되도록 충진용 절연막을 형성한다. 이후 마스크용 절연막을 제거한다. 이렇게 트렌치형 소자분리 방법에 있어서, 반도체 기판의 트렌치 식각 후 마스크용 절연막의 측벽에도 산화막을 형성함으로써, 트렌치의 양측 상단부에서 나타나기 쉬운 함몰현상을 방지할 수 있고, 반도체 장치의 누설전류를 감소 및 억제하고 문턱전압 특성을 향상시킬 수 있다.

Description

반도체 장치의 소자분리 방법{Isolation method for semiconductor device}
본 발명은 반도체 장치의 소자분리 방법에 관한 것이다.
반도체 소자가 고도로 고집적화 되면서 각 소자들 사이의 집적도가 높아져, 소자간의 거리가 점차로 좁아졌다. 따라서, 이들 소자간의 전기적으로 분리하기 위해 필요한 분리 거리도 극도로 작아져 소자의 특성을 분리하기 위한 방법도 디자인룰이 0.40um 급 이하인 64M DRAM 이후에는 기존의 LOCOS(Local Oxidation of Silicon) 형 소자분리 방법에서 크게 전환하여 반도체 소자를 제조하는 방법에도 큰 변화가 있었다. 즉, 반도체 기판을 부분적으로 식각하여 소자들 사이에 소정의 고랑(trench)를 형성하여 소자분리하는 트렌치 기법이 적용되고 있다. 특히, 트렌치의 깊이를 3um 이하로 얕게 형성하는 STI(shallow trench Isolation)을 적용하고 있다. 그리하여, 이러한 STI 기법은, 현재 0.15 um급 이하의 디자인룰(256 MDRAM 양산버전)까지 큰 문제없이 적용되고 있다.
기존의 STI 기법이 적용된 트렌치를 형성하기 위해서는 반도체 기판 상에 트렌치가 형성될 영역을 제외하고 소자가 형성될 부분에는 질화막 마스크를 형성하고 실리콘을 식각하는 공정을 진행한다. 그리고, 트렌치 내부에 STI 라이너막으로서 절연성의 실리콘질화막을 형성한 후 실리콘산화막을 증착하여 트렌치 내부를 충진한다. 그런 다음, 절연성 막질을 기판에 대해서 평탄하도록 제거하여 트렌치 내부에만 절연성 막이 남도록하여 소자분리 영역을 정의하고, 소자가 형성될 영역에 남아있는 실리콘 질화막을 제거함으로써, 소자분리 공정이 완료된다. 여기서, 소자가 형성될 영역에 남아있는 실리콘 질화막을 제거하려면 통상 고온의 인산(H3PO4)을 이용한 습식식각 공정을 이용하는데, 습식식각의 특성상 노출된 모든 막질은, 식각속도에 차이는 있지만, 모두 침해를 받아 조금씩 식각되어 소모되는 경향이 있다. 습식식각시 노출된 막질이 STI 라이너막과 동일한 물질의 경우에는 등방성으로 STI 라이너막과 노출된 막질이 동시에 식각되기 때문에, 노출된 막질이 여타 전기적 특성이나 막질 유지를 위하여 적용된 경우에는 심하게 침해당한다. 또한, 계면에서의 화학반응은 표면에서보다 더욱 활발하므로, 반도체 기판 상의 소자영역과 트렌치의 경계부분이 심하게 파이는 함몰현상이 발생한다. 이러한 함몰현상은 적게는 소자의 누설전류가 증가하는 원인이 되기도 하고, 트랜지스터의 전기적 특성에서 험프(hump)현상을 일으킬 뿐만 아니라, 심하면 후속 공정에서 전도성 막(예를 들어, 도전성 폴리 실리콘 등)을 패터닝하여 형성할 경우, 상부의 전도성막은 제거된다 하더라도 함몰부(dent) 내부에는 전도성막이 남아 쇼트(short)불량을 일으킬 가능성이 높다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 STI 소자분리 공정을 진행할 때 발생하는 트렌치 소자분리 영역과 소자 형성영역의 경계사이에 발생하는 함몰부(dent)를 방지하는 반도체 장치의 소자분리방법을 제공하는 것이다.
그리고, 트랜지스터의 문턱전압 특성에서 험프 현상이 일어나지 않고 누설전류를 감소시킬 수 있는 반도체 장치의 소자분리 방법을 제공하는 것이다.
도 1은 본 발명에 의한 반도체 장치의 소자분리 영역을 도시한 단면도이다.
도 2 내지 도 9는 본 발명에 의한 반도체 장치의 소자분리 방법의 과정을 설명하기 위하여 도시한 단면도들이다.
도 10은 본 발명에 의한 실리콘 질화막 상에서 실리콘 산화막을 형성하는 방법을 개략적으로 나타낸 공정흐름도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 소자분리 방법은, 먼저 반도체 기판 상에 실리콘 질화막으로 구성된 소정의 마스크용 절연막 패턴을 형성한다. 이러한 마스크용 절연막에 소자분리 영역을 형성하기 위한 트렌치 패턴을 전사한다. 그런 다음, 마스크용 절연막 패턴을 이용하여 반도체 기판에 소정 깊이의 트렌치를 형성한다. 드러난 마스크용 절연막 패턴에 산화막을 형성하고, 이 산화막 상에 트렌치 라이너막을 형성한다. 반도체 기판 상에 형성된 트렌치 내부에만 충진용 절연막을 형성하고, 마스크용 절연막 패턴을 제거한다.
여기서 마스크용 절연막 패턴을 형성하는 단계는, 먼저, 반도체 기판 상에 건식 산화법을 이용하여 패드 산화막을 형성하고, 그 위에 저압 화학기상증착법을이용하여 실리콘 질화막을 형성하여 마스크용 절연막을 형성된다.
이러한 마스크용 절연막에 트렌치 패턴을 전사하기 위해서, 마스크용 절연막 상에 포토레지스트를 도포하고 사진 공정을 거쳐 트렌치 패턴을 전사하며, 이렇게 트렌치 패턴이 전사된 포토레지스트를 마스크로 이용하여 건식식각법으로 하부의 마스크용 절연막에 트렌치 패턴을 전사한다. 이 때, 포토레지스트를 도포하기 이전에 절연막의 빛반사에 의한 공정방해를 방지하기 위해서 실리콘 질화막이나 실리콘 질소산화막(silicon oxynitride)과 같은 물질로 형성된 반사방지막을 더 형성할 수도 있다. 또한, 마스크용 절연막에 트렌치 패턴을 형성할 때, 반도체 기판의 기지 실리콘이 노출되도록 패드 산화막까지 제거할 수도 있다. 그리고, 마스크용 절연막에 트렌치 패턴을 형성한 이후에 포토 레지스트를 바로 완전히 제거할 수도 있다.
반도체 기판의 기지 실리콘에 트렌치를 형성하는 단계는, 트렌치 패턴이 형성된 마스크용 절연막 패턴을 마스크로 이용하여 기지 실리콘을 건식식각을 이용하여 0.1 um 내지 1.0um 깊이로 식각한다. 이 때, 상기 마스크용 절연막 패턴 상에 포토 레지스트를 잔류시킨 채 트렌치 식각을 진행하였을 경우에는, 이 단계에서 포토 레지스트를 제거하는 단계를 더 추가할 수도 있다. 이렇게 형성된 트렌치 내부에는 건식식각 공정 중에 발생되는 플라즈마 손상을 치유하고 후속공정에서의 오염을 방지하기 위한 보호용 산화막을 더 형성할 수 있다. 이러한 보호용 산화막은 열적 산화법(thermal oxidation)으로 진행되며, 주로 건식산화법으로 형성하는 것이 바람직하다, 그리고, 이후 화학기상증착법에 의해 증착된 실리콘 산화막을 더 포함할 수도 있다.
그런 다음, 마스크용 절연막 상에 산화막 형성단계에서, 산화막은 마스크용 절연막 중에서 실리콘 질화막을 열적으로 산화(thermal oxidation)시켜 형성한다. 이렇게 실리콘 질화막상에 산화막을 형성하는 단계는, 실리콘 질화막이 형성된 반도체 기판을 소정 공정 온도로 가열시킨 다음 실리콘 질화막 상에 산화용 반응가스를 공급하여 산화반응을 발생시킴으로써, 산화막을 형성할 수 있다. 이 때, 실리콘 질화막 상에서 산화 속도가 높은 습식산화법이나 급속산화법(Rapid Thermal Oxidation)을 이용하여 형성되는 것이 바람직하다. 특히, 급속산화법은 실리콘 질화막에서 산화속도가 더 높아 산화막 형성이 용이하므로, 급속산화법을 이용하여 700 ℃ 내지 1100 ℃의 공정온도에서 20 Å 내지 300 Å의 두께로 형성하는 것이 바람직하다. 그리고, 산화용 반응가스로는 산소와 수소가 혼합되어 있는 혼합가스를 사용하며, 이 때 수소의 함유량은 부피분율로 1% 내지 50% 인 것이 바람직하다. 한펀, 산화막을 형성하는 단계에서, 산화용 반응가스로는 플라즈마 형태의 Kr/O2가 이용될 수도 있다. 추가로, 산화막 형성공정은 1 torr 내지 760 torr의 공정압력에서 진행되는 것이 실리콘 질화막상에서 산화막 형성반응에 바람직하다.
그런 다음, 트렌치 라이너 막을 형성하여 트렌치 영역의 산화막이 후속되어 진행되는 습식세정이나 습식식각에 침해받지 않도록 보호막을 형성한다. 이러한 트렌치 라이너막은 보호막으로서 열학을 해야 하므로 비교적 밀도와 경도가 높아 용액이나 불순물 원소가 침투하지 못하도록 저압 화학기상증착법으로 형성된 실리콘 질화막을 사용한다. 한편, 트렌치 라이너막으로서 실리콘 질화막 외에도 밀도가 높아 보호막 역할을 할 수 있는 BN(Boro nitride)나 산화 알루미늄(Al2O3)을 형성할 수도 있다. 여기서 BN은 저압 화학기상증착법(LP CVD)과 ALD(Atomic layer deposition)법 중 어느 하나에 의해서 형성될 수 있고, 산화 알루미늄(Al2O3)은 포토 화학기상증착법의 일 종인 ALD(Atomic layer deposition)법에 의해서 형성될 수 있다.
트렌치 내부를 충진용 절연막으로 충진하는 단계에서는, 먼저, 트렌치를 완정히 충진할 수 있도록 반도체 기판 전체를 충진용 절연막인 실리콘 산화막을 두껍게 형성한다. 이 때, 실리콘 산화막은 화학기상증착법 중에서 주로 증착속도가 높은 플라즈마를 이용한 화학기상증착법에 의해 형성된다. 이렇게 형성된 실리콘 산화막은 구조가 엉성하여 밀도가 낮기 때문에, 고온의 반응로 내에서 800 ℃ 내지 1150 ℃의 열처리 온도와 불활성 가스 분위기에서 소정시간 열처리를 하여 충진용 실리콘 산화막을 고밀화(densification)시킨다. 그런 다음, 고밀화된 충진용 실리콘 산화막을 화학적 기계연마법(Chemical Mechanical Polishing)을 이용하여 마스크용 절연막이 드러나도록 전면을 평탄하게 연마해 내어 제거한다. 이 때, 화학적 기계연마시에 연마정치층으로서 마스크용 절연막의 실리콘 질화막을 이용하여 연마가 마스크용 절연막 상에서 정지되도록 한다.
이렇게 트렌치 내부만 제외하고 다른 부분의 충진용 실리콘 산화막을 모두 제거한 다음, 마스크용 절연막으로서 이용된 실리콘 질화막과 패드 산화막을 습식식각법으로 식각하여 제거한다. 이 때, 먼저 실리콘 질화막을 제거하기 위해서 습식식각용으로 사용되는 식각용액은 인산(H3PO4)로서 실리콘 산화막과의 식각 선택비가 매우 우수하여 하부에 형성된 패드 산화막이 거의 침해를 주지 않고 마스크용 절연막으로 사용된 실리콘 질화막을 제거할 수 있다. 그리고, 실리콘 산화막 식각용액을 이용하여 패드 산화막을 제거하여 소자분리 공정을 완성한다.
이와 같이, 본 발명의 반도체 장치의 소자분리 방법은, 미스크용 절연막의 측벽에 실리콘 산화막을 형성함으로써, 트렌치와 소정영역 사이에 함몰된 결함이 발생되는 것을 억제하여 소자(트랜지스터)의 누설전류가 낮고 문턱전압 특성이 우수하다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1은 본 발명에 따른 반도체 장치의 소자분리 방법이 적용된 반도체 장치의 단면도이다. 도시된 바와 같이, 본 발명에 따른 반도체 장치는, 반도체 기판(100) 하부로 소정 깊이 함몰되어 트렌치(110)가 형성되어 있고, 트렌치(110)가 형성되지 않은 부분에는 반도체 기판(100)의 기지실리콘 상에 패드 산화막(101)과 실리콘 질화막(102)이 순차적으로 적층된 마스크용 절연막(103)이 형성되어 있다. 실리콘 반도체 기판(100)과 접하는 트렌치(110)의 내벽면에는 보호용 산화막(105)이 형성되어 있고, 상기 마스크용 절연막(103) 상에는 산화막(107)이 형성되어 있다. 상기 보호용 산화막(105) 및 산화막(107) 상에는 트렌치 라이너막(109)으로서 소정 두께의 실리콘 질화막이 형성되어 있다. 그리고, 트렌치(110)의 남은 공간에는 충진용 절연막(111)으로서 실리콘 산화막이 형성되어 충진되어 있다.
도 2 내지 도 9는 도 1의 반도체 장치의 소자분리방법을 순차적으로 나타낸 단면도들이다.
도 2를 참조하면, 반도체 기판(100) 상에 패드 산화막(101)을 형성하고 그 위에 실리콘 질화막(102)을 순차적으로 형성하여 마스크용 절연막(103)을 형성한다. 여기서, 패드 산화막(102)은 반도체 기판(100)의 기지 실리콘을 산소 또는 수증기와 반응시켜 산화시켜 형성되는 열적 산화법(thermal Oxidation)에 의해서 형성된다. 이 때, 공정온도는 900 ℃ 내지 950 ℃의 범위에서 진행된다. 그리고, 실리콘 질화막(102)은 화학기상증착법(CVD)을 이용하여 500 Å 내지 1500 Å 정도의 두께로 형성하는데, 밀도와 경도가 높고 기계적 특성이 우수한 저압 화학기상증착법(LP CVD)를 이용하여 형성한다. 그런데, 이러한 마스크용 절연막 상에 후속하여 진행되는 포토 공정(photolithography)의 정렬노광 단계에서 빛을 방출하여 매우 미세한 패턴을 전사할 때, 마스크용 절연막 표면에서의 빛반사에 의해서 미세한 패턴 형성이 방해를 받을 경우가 있다. 즉, 패턴의 CD(Critical Dimension)가 제대로 나오지 않는 경우가 발생한다. 따라서, 이러한 반사현상을 방지하기 위해서, 마스크용 절연막 상에 반사방지용막(Anti reflection layer)를 더 형성할 수도 있는데, 이러한 반사방지용막은 주로 플라즈마를 이용한 저밀도의 실리콘 질화막이나 실리콘질소산화막(silicon oxynitride) 등을 소정 두께로 적층한다.
도 3을 참조하면, 실리콘 질화막(102) 상에 포토 레지스트를 도포한 다음, 포토레지스트는 트렌치 패턴이 형성된 레티클을 장착한 정렬노광기(stepper)를 이용하여 정렬 노광한 후 현상액으로 현상함으로써, 트렌치 패턴이 전사된 포토 레지스트막(201)을 형성한다. 그런 다음, 건식식각법을 이용하여 마스크용 절연막(103)에 트렌치 패턴을 전사한다. 이때 사용되는 건식식각법은 반응 이온 식각법(Reactive Ion Etching) 또는 플라즈마를 이용한 건식식각법(Plasma enhanced Dry Etching) 등을 이용하여 일방성 식각을 한다. 이 때, 두 가지 방법으로 마스크용 절연막(103)을 건식식각할 수 있다. 첫째는, 상층의 실리콘 질화막(102) 만을 식각하고 하층의 패드 산화막(101)을 잔류시키는 것이고, 둘째는 실리콘 질화막(102)과 패드 산화막(101)을 모두 식각하여 반도체 기판(100)의 기지 실리콘을 노출시키는 방법이다.
도 4를 참조하면, 트렌치 패턴이 전사된 마스크용 절연막(103)을 마스크로 이용하여 건식식각법으로 반도체 기판(100)의 기지 실리콘을 소정 깊이로 함몰시켜 트렌치(110)를 형성한다. 이 때, 트렌치(110)의 깊이는 0.1 um 내지 1um 정도로 반도체 장치의 특성이나 디자인 룰(design rule)에 따라 적절히 선택할 수 있다. 트렌치(110)의 단면에 있어, 양측벽이 하부로 갈수록 좁아지는 테이퍼(taper) 형태를 이루는 것이 바람직한데, 그 이유는 후속 공정에서 트렌치(110)를 절연막으로 충진할 때 중앙에 보이드(void)가 발생하지 않기 때문이다. 이렇게 트렌치 식각을 할 때에는, 마스크용 절연막(103) 상에 형성된 포토레지스트(201)를 잔류시킨 채 공정을 진행할 수도 있고, 포토 레지스트(201)를 소정의 세정 공정을 거쳐 완전히 제거하고 단지 마스크용 절연막(103)만을 마스크로 이용하여 트렌치 식각공정을 진행할수도 있다. 그런데, 포토 레지스트(201)에 함유된 유기물들에 의해서 기지 실리콘이 오염되는 것을 방지하기 위해서는 포토 레지스트(201)를 완전히 제거하고 마스크용 절연막(103)만을 마스크로 이용하여 반도체 기판(100)를 트렌치 식각하는 것이 소자의 전기적 특성을 고려할 때 바람직하다.
도 5를 참조하면, 이상의 트렌치 식각공정에 의해서 형성된 트렌치(110) 내벽에 열적 산화법(Thermal Oxidation)을 이용하여 보호용 산화막(105)을 형성한다. 이 때, 사용되는 열적산화법은 건식산화법(Dry Oxidation)으로서, 950 ℃의 비교적 높은 온도에서 산소(O2)가스를 유입시켜 실리콘산화막을 형성하며, 동시에 기지 실리콘이 드러난 부위에 오염된 금속을 제거하기 위해 염산 가스(HCl)를 같이 주입시켜 공정을 진행하는 것이 바람직하다(이를 클린 산화막 형성공정(Clean oxidation)이라 한다). 그러면, 금속에 오염되지 않은 깨끗한 보호용 산화막(105)이 트렌치(110) 내에 형성된다. 물론, 이 때, 실리콘 질화막이나 이미 실리콘 산화막이 형성된 부분은 거의 산화막이 형성되지 않는다. 이러한 보호용 산화막(105)은, 공정이 진행되는 동안 트렌치 식각시에 발생된 플라즈마 손상을 치유하고 손상에 의한 결함이 발생된 부분을 산화시켜 결함을 감소시키는 기능을 한다. 또한, 후속으로 진행되는 다른 공정으로부터 오염물질(전이 금속 및 유기물질 등)이 침투하는 것을 방지할 뿐만 아니라 트렌치(110) 내의 충진 절연막의 누적 스트레스가 직접 전달되는 것을 막아주는 완충 역할을 한다. 그런 다음, 급속산화법을 이용하여 실리콘 질화막으로 형성된 마스크용 절연막(103) 상에 실리콘 산화막을 형성한다. 그런데 여기서, 급속산화법을 이용하여 실리콘 질화막으로 형성된 마스크용절연막(103)과 트렌치(110) 내벽에 동시에 실리콘 산화막을 형성하여 보호용 산화막을 동시에 형성할 수도 있다. 이 때, 열적 산화법은 습식산화법이나 건식산화법 모두 적용가능하나, 실제로 실리콘 질화막에서의 산화 반응은 RTP(Rapid thermal process)를 이용한 습식산화에서 더욱 잘 일어난다. 따라서, RTP를 이용하여 700 ℃ 내지 1150 ℃의 공정온도에서 산소와 수소를 적정의 부피 비율로 공급하여 실리콘 질화막 상에서 실리콘 산화막을 형성한다. 이 때 수소는 전체 가스 대비 부피비가 1%내지 50 %의 비율로 공급된다. 그리고, 필요에 따라서 반응기 내의 압력을 1 torr 내지 760 torr로 설정하여 진행할 수도 있다. 그러면, 실리콘 질화막의 측벽과 상면에 산화막(107)이 형성될 뿐 아니라, 트렌치 영역의 보호용 산화막(105)도 그 두께가 소정 증가한다. (여기서, 보호용 산화막(105)을 별도로 형성하지 않았다면 이 단계에서 트렌치(110)의 측벽에 보호용 산화막(105)이 형성된다.) 그리하여, 트렌치 형성시에 발생되었던 잔류 전위(dislocation)나 적층결함(stacking fault)에 의해서 인가된 격자 스트레인(lattice strain) 등이 치유되어 공정이 완료된 후 반도체 소자의 전기적 특성이 향상되는 효과를 거둘 수 있다.
도 6을 참조하면, 이렇게 형성된 보호용 산화막(105) 및 산화막(107) 상에 트렌치 라이너막(109)으로서 저압 화학기상증착법을 이용하여 실리콘 질화막을 형성한다. 그리하여, 고밀도의 조직이 치밀한 질화막을 형성함으로써, 후속되는 공정(예를 들어, 습식세정 및 습식식가과 같은 습식공정)에 의해서 트렌치(110) 상부와 인접한 충진용 절연막(111)이나 패드 산화막(101) 등이 과다 식각되어 함몰부(dent)가 형성되는 것을 방지한다.
이렇게 형성된 트렌치 라이너 막 위에 트렌치 충진을 위한 절연막(111)으로서 실리콘 산화막을 두껍게 증착한다. 이 때, 증착되는 충진용 절연막(111)은 저압 화학기상증착법(LP CVD)나 플라즈마를 이용한 화학기상증착법(PE CVD) 등으로 형성되는데, 특히, 증착속도가 높고 충진력이 뛰어난 고밀도 플라즈마를 이용한 화학기상증착법(HDP CVD)을 사용하는 것이 바람직하다. 이러한 실리콘 산화막으로는 오존 TEOS(Si(OC2H5)4, tetraethylorthosilicate)나, 사일렌(silane) 베이스의 산화막 및 USG(Undoped Silicate glass) 등을 사용할 수 있으며, 경우에 따라서 HTO(High Tempreature Oxide)나 BPSG(Boro-phosphosilicate glass)등이 이들과 복합막으로 조합되어 사용될 수도 있다. 이렇게 충진용 절연막(111)을 트렌치 패턴을 모두 채울 정도로 증착한 후, 800 ℃ 내지 1150 ℃의 고온 비활성 분위기에서 이 절연막(111)을 고밀화(densification)시킨다. 그러면, 초기에 형성될 때 밀도가 낮고 결합력이 낮은 충진용 절연막(111)이 압축되어 고밀화 되면서 막내의 결합이 단단해져 높은 기계적 강도와 화학적 내성을 갖게 된다. 즉, 후속의 습식식각 공정에서 사용되는 실리콘 산화막 식각용액인 불산(HF, BHF 등) 용액에서도 고밀화된 충진용 절연막(111)이 식각되지 않고 계속 잔류하게 되어 트렌치(110) 가장자리가 함몰되는 현상을 방지할 수 있고, 또한, 트렌치(110) 중앙에서 발생되는 보이드(void) 현상을 방지할 수 있다.
도 7을 참조하면, 반도체 기판(100) 상에 형성된 충진용 절연막(111)을 트렌치 영역에만 남겨 놓고 나머지 부분에서 모두 제거한다. 여기서, 충진용 절연막(111)을 화학적 기계연마법(Chemical Mechanical Polishing)을 이용하여 평탄하게 제거하며 마스크용 절연막(103) 중 실리콘 질화막(102)의 표면까지 연마하여, 트렌치(110)가 형성된 영역 이외의 영역에는 실리콘 산화막(111)이 모두 제거되고 트렌치(110) 내부에만 충진용 절연막(111)이 남게된다. 이때, 화학적 기계연마법(Chemical Mechanical Polishing)에서, 실리콘 산화막에 대한 실리콘 질화막의 연마 선택비가 비교적 낮은 공정을 이용하는 것이 하부에 형성된 막층과 기지 실리콘을 보호할 수 있어 바람직하다.
도 8을 참조하면, 소자분리 공정을 완료하고 소자 형성영역의 기지 실리콘을 노출시키기 위해서, 소자 형성영역에 형성된 마스크용 절연막(103)의 하나인 실리콘 질화막(102)을 먼저 제거한다. 이 때, 실리콘 질화막(102)은 건식식각을 이용하여 제거할 수도 있고, 식각용액을 이용한 습식식각으로 제거할 수도 있으나, 기지 실리콘에 플라즈마 손상을 주지 않고 식각공정을 진행하기 위해서는 인산(H3PO4) 용액를 이용한 습식식각법으로 제거하는 것이 바람직하다. 실리콘 질화막(102)이 표면에 잔류하면 후속되는 패드 산화막(101) 식각시 식각이 잘 안되므로 기준 식각시간의 약 100 % 내지 200 % 초과식각(over etch)하여 실리콘 질화막(102)이 패드 산화막(101) 표면에서 완전히 제거되도록 식각한다. 그러면, 비록 적은 양이지만 하부에 형성된 패드 산화막(101)과 충진용 절연막(111)도 식각되어 소모되는 경향이 있다. 그리고, 측벽산화막(107)과 충진용 절연막(111) 사이에 샌드위치 형태로 개재되어, 상부가 드러난 트렌치 라이너막(109)인 실리콘 질화막도 어느 정도 식각되어 함몰되는 경향이 있으나 드러난 면적이 매우 적으므로 그 부분에서의 식각속도가 낮아 그 함몰된 부분이 반도체 기판(100)의 기지실리콘 하부로까지 연장되지는않는다.
도 9를 참조하면, 소자 형성영역에 남아있는 패드 산화막(101)을 제거하여 반도체 기판(100)의 기지 실리콘을 노출시킨다. 이러한 패드 산화막(101) 제거는 기지 실리콘이 드러나는 공정으로서 습식식각을 사용하며 실리콘 산화막 식각용액인 HF나 BHF(Buffered HF) 성분을 포함한 용액이나 혹은 이의 희석용액을 사용하여 식각한다. 그리고, 식각공정 후에 흔히 나타나는 물반점(water mark) 현상을 방지하기 위해 과수처리(H2O2)처리 후 IPA 건조(Isopropyl alcohol Drying)을 하는 것이 바람직하다. 이렇게 습식식각을 진행하는 동안, 패드 산화막(101) 뿐만 아니라, 측벽 산화막(107)도 이때 같이 식각되어 제거되며, 실리콘 산화막으로 향성되어 노출된 충진용 절연막(111)도 소정 두께 식각된다. 그러면 도 9에 도시된 바와 같이, 트렌치(110) 부분이 인접한 기지실리콘과 비교하여 거의 단차 없이 비교적 평평한 형태를 나타낸다. 그런데, 이러한 트렌치 충진용 절연막(111)은 반도체 기판(100)의 기지 실리콘의 높이와 비교하여 반드시 단차 없이 평탄하다고 좋은 것은 아니고, 이들 사이에 다소 단차를 주어 형성하는 것이 바람직하므로, 이를 위해서 전술한 마스크용 절연막(103)의 두께와 화학적 기계연마에서 연마 정도와 패드 산화막(101)의 두께 및 패드 산화막(101)의 식각정도 등을 조절함으로써 트렌치(110) 부분이 다소 높은 단차를 갖도록 형성할 수도 있다.
이상과 같이, 본 발명에 따른 반도체 장치의 소자분리 방법은, 트렌치 식각을 하기 이전에 트렌치 패턴이 형성된 마스크용 절연막(103)의 측벽에 소정 두께의 측벽 산화막(107)을 형성함으로써, 트렌치(110)의 양측 가장자리에 형성될 수 있는 함몰부를 방지할 수 있다. 그리고, 측벽 산화막(107)을 고온 공정을 이용하여 형성함으로써, 트렌치 식각시 트렌치(110) 내부 측벽에 발생된 손상과 결함을 제거할 수 있어 반도체 장치가 완성된 후 누설전류(leakage current)를 감소시키고, 트랜지스터의 문턱전압(I-V Curve for threshold voltage)특성에서 험프 현상을 없애는 등 소자의 전기적 특성이 향상된다.
한편, 도 10은 본 발명의 소자분리 방법에서 실리콘 질화막 상에서 열적 산화법으로 실리콘 산화막을 형성하는 방법을 나타낸 단위 공정흐름도이다. 도시된 바와 같이, 먼저, 반도체 기판 상에 소정의 패턴을 가진 질화막을 형성한다(s1). 그리고, 이러한 반도체 기판을 고온용 반응로나 반응챔버에서 소정의 공정온도까지 급속히 가열시켜 공정 온도조건을 형성한다(s2). 이렇게 가열된 반도체 기판 상에 실리콘과 반응하여 산화막을 형성하는 반응물질(산화용 반응가스)을 주입하여 실리콘 질화막과 접촉하도록 하여 실리콘 질화막 상에 소정 두께의 실리콘 산화막을 형성한다(s3).
여기서, 가열시키는 단계에서의 공정온도는 700 ℃ 내지 1100 ℃ 의 범위에서 설정되며, 이 때, 산화막 형성반응을 원활히 하기 위해서 반응로나 반응챔버의 압력을 1 torr 내지 760 torr 사이에서 설정하여 진행할 수도 있다.
그리고, 산화용 반응가스는 산소와 수소를 적정의 비율로 혼합한 혼합가스이며, 이 때, 수소가스의 부피비는 산소량이 더 많도록 조절하여 전체 가스량에 대해서 1% 내지 50%인 것이 바람직하다. 이는 반응로 내에서 갑작스런 폭발 위험성을 방지하기 위해서도 바람직하다.
또한, 전술한 산화용 가스는 플라즈마 형태로 공급될 수 있도록, 플라즈마 반응챔버 내에 크립톤(Kr)과 산소(O2)가스를 포함하는 반응가스를 주입하여 고주파 전력으로서 산소(O2)가스를 플라즈마화하여 반도체 기판에 공급함으로써, 산화성 물질이 보다 용이하게 실리콘 질화막과 반응하여 더 빠르게 실리콘 산화막을 형성할 수도 있다.
상기와 같은 본 발명은 측벽 산화막(107)으로서 열적 산화막이나 화학기상증착법에 의한 산화막 이외에도, 기타 다른 물질들, 예를 들어, 화학기상증착법으로 형성된 폴리 실리콘(poly crystalline silicon)을 산화시킨 산화막을 적용할 수도 있다.
한편, 본 발명에서 트렌치 라이너막으로서 사용된 실리콘 질화막은, BN 이나 산화 알루미늄(Al2O3)막으로 대체될 수 있다. 이러한 BN은 저압 화학기상증착법(LP CVD)를 이용하거나 포토 화학기상증착법의 일종인 ALD(Atomic layer deposition)법을 이용하여 형성하는데, 트렌치 라이너막은 매우 얇은 두께로 형성되어야 하므로, 주로 ALD(atomic layer deposition)법을 사용하는 것이 바람직하다. 그리고, 산화 알루미늄막은 ALD법으로 형성한다.
상술한 바와 같이 본 발명의 반도체 장치의 소자분리 방법은, 트렌치 패턴이 형성된 마스크용 절연막의 측벽에 측벽산화막을 형성함으로써, 최종 소자분리공정이 완료된 후 트렌치의 양측부 가장자리에 형성되는 함몰부(dent)를 방지할 수 있다.
그리고, 본 발명의 소자분리법을 적용한 반도체 장치는, 측벽 산화막을 형성하면서 고온으로 가열되기 때문에 트렌치 형성시 발생되는 결함이나 스트레스 등을 완화시킬 수 있어, 누설전류나 문턱전압특성 등 소자의 전기적 특성을 향상시킬 수 있다.

Claims (41)

  1. a) 반도체 기판 상의 소정 영역 상에 실리콘 질화막으로 구성된 마스크용 절연막 패턴을 형성하는 단계;
    b) 상기 마스크용 절연막 패턴을 이용하여 상기 반도체 기판에 소정 깊이의 트렌치를 형성하는 단계;
    c) 상기 실리콘 질화막으로 구성된 마스크용 절연막 패턴의 표면과 트렌치 내벽에 산화막을 형성하는 단계;
    d) 상기 산화막 상에 트렌치 라이너막을 형성하는 단계;
    e) 상기 질화막이 형성된 반도체 기판 상의 상기 트렌치 내부에만 상기 트렌치 충진용 절연막을 형성하는 단계; 및
    f) 상기 마스크용 절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  2. 제1항에 있어서, 상기 a) 단계는,
    상기 반도체 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상에 마스크용 실리콘 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  3. 제2항에 있어서, 상기 패드 산화막은 상기 실리콘 기판을 열적으로 산화시켜 형성되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  4. 제2항에 있어서, 상기 마스크용 실리콘 질화막은 저압 화학기상증착법(Low pressure Chemical Vapor Deposition)에 의해서 형성되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  5. 제1항에 있어서, 상기 a) 단계는,
    상기 반도체 기판 전면에 마스크용 절연막을 형성하는 단계;
    상기 마스크용 절연막 상에 포토레지스트를 도포하는 단계;
    사진 공정을 이용하여 상기 포토레지트에 트렌치 패턴을 형성하는 단계;
    상기 포토레지스트 트렌치 패턴을 마스크로 이용하여 상기 마스크용 절연막에 트렌치 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  6. 제5항에 있어서, 상기 마스크용 절연막 형성 단계와 상기 포토레지스트 도포단계 사이에, 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  7. 제6항에 있어서, 상기 반사방지막은 실리콘 질화막과 실리콘질소산화막(Silicon Oxynitride) 중 어느 하나인 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  8. 제5항에 있어서, 상기 마스크용 절연막에 트렌치 패턴을 형성하는 단계는 상기 반도체 기판이 노출되도록 상기 마스크용 절연막을 건식식각하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  9. 제5항에 있어서, 상기 마스크용 절연막에 트렌치 패턴을 형성하는 단계는 상기 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  10. 제1항에 있어서, 상기 b) 단계에서 상기 트렌치는 건식식각을 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  11. 제1항 또는 제10항에 있어서, 상기 트렌치의 깊이는 0.1 um 내지 1um인 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  12. 제5항에 있어서,
    상기 기판의 트렌치를 형성한 후, 상기 a) 단계에서 잔류하는 포토레지스트를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  13. 제1항에 있어서, 상기 b) 단계와 c) 단계 사이에 상기 트렌치의 내벽에 보호용 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  14. 제13항에 있어서,상기 보호용 산화막은 열적 산화법(thermal oxidation)으로 형성되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  15. 제13항에 있어서,상기 보호용 산화막 상에 화학기상증착법에 의하여 형성되는 산화막을 더 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  16. 삭제
  17. 제1항에 있어서, 상기 산화막은 상기 실리콘 질화막을 열적으로 산화(thermal oxidation)시켜 형성되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  18. 제1항에 있어서, 상기 실리콘 질화막으로 구성된 마스크용 절연막 패턴 상에 상기 산화막을 형성하는 단계는,
    상기 실리콘 질화막으로 구성된 마스크용 절연막 패턴이 형성된 반도체 기판을 소정 온도로 가열시키는 단계;
    상기 마스크용 절연막 패턴을 구성하는 실리콘 질화막 상에 산화용 반응가스를 공급하여 소정 두께의 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  19. 제18항에 있어서, 상기 반도체 기판을 가열시키는 단계는 급속가열방식(rapid thermal processing)으로 진행되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  20. 제18항에 있어서, 상기 반도체 기판을 가열시키는 단계는 700 ℃ 내지 1100 ℃의 온도에서 진행되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  21. 제18항에 있어서, 상기 산화막을 형성하는 단계는, 1 torr 내지 760 torr 의 공정압력에서 진행되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  22. 제18항에 있어서, 상기 산화용 반응가스는, 산소와 수소의 혼합가스인 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  23. 제22항에 있어서, 상기 혼합가스는 수소가스의 부피분율이 전체 공급가스량 대비 1 % 내지 50 %인 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  24. 제18항에 있어서, 상기 산화막 형성공정은, Kr/O2플라즈마 분위기 하에서 진행되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  25. 제1항에 있어서, 상기 산화막은 20 Å 내지 300 Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  26. 제1항에 있어서, 상기 d) 단계에서,
    상기 트렌치 라이너막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  27. 제26항에 있어서, 상기 실리콘 질화막은 저압 화학기상증착법(LP CVD)으로 형성되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  28. 제1항에 있어서, 상기 d)단계에서, 상기 트렌치 라이너막은 BN(Boronitride)인 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  29. 제28항에 있어서, 상기 BN은 저압 화학기상증착법(LP CVD)과 ALD(Atomic layer deposition)법 중 어느 하나에 의해서 형성되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  30. 제1항에 있어서, 상기 트렌치 라이너막은 산화 알루미늄(Al2O3)인 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  31. 제30항에 있어서, 상기 산화 알루미늄은 ALD(Atomic layer deposition)법에 의해서 형성되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  32. 제1항에 있어서, 상기 e) 단계는,
    상기 반도체 기판 상에 상기 트렌치를 완전히 충진할 수 있도록 상기 충진용 절연막을 형성하는 단계;
    상기 충진용 절연막을 고밀도화 시키기 위해서 열처리하는 단계;
    상기 소자영역 상에 증착된 상기 충진용 절연막을 제거하여 상기 트렌치 내부에만 상기 충진용 절연막을 남기기 위해 반도체 기판 전면의 충진용 절연막을 평탄하게 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  33. 제32항에 있어서, 상기 충진용 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  34. 제32항에 있어서, 상기 충진용 절연막은 화학기상증착법에 의해서 증착되는 것을 특징으로 하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  35. 제34항에 있어서, 상기 충진용 절연막은 플라즈마를 이용한 화학기상증척법에 의해서 형성되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  36. 제32항에 있어서, 상기 층간 절연막의 고밀화 열처리하는 단계는, 800 ℃ 내지 1150 ℃의 온도범위에서 실시되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  37. 제36항에 있어서, 상기 열처리 단계는, 불활성 가스 분위기에서 진행되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  38. 제32항에 있어서, 상기 충진용 절연막을 평탄하게 제거하는 단계는, 화학적 기계연마법을 이용하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  39. 제38항에 있어서, 상기 충진용 절연막을 평탄화하는 단계의 화학적 기계연마법은 상기 마스크용 절연막 층을 연마정지층으로 이용하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  40. 제1항에 있어서, f) 단계는,
    상기 마스크용 절연막 패턴을 습식식각으로 제거하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
  41. 제40항에 있어서, 상기 마스크용 절연막 패턴은 인산(H3PO4)용액에 의해서 식각되는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
KR10-2001-0027345A 2001-05-18 2001-05-18 반도체 장치의 소자분리 방법 KR100403628B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR10-2001-0027345A KR100403628B1 (ko) 2001-05-18 2001-05-18 반도체 장치의 소자분리 방법
US10/147,326 US20020197823A1 (en) 2001-05-18 2002-05-17 Isolation method for semiconductor device
DE10222083A DE10222083B4 (de) 2001-05-18 2002-05-17 Isolationsverfahren für eine Halbleitervorrichtung
JP2002145346A JP2003045957A (ja) 2001-05-18 2002-05-20 半導体装置の素子分離方法
CNB021202222A CN1267982C (zh) 2001-05-18 2002-05-20 半导体器件的隔离方法
US11/398,536 US20060183296A1 (en) 2001-05-18 2006-04-06 Isolation method for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0027345A KR100403628B1 (ko) 2001-05-18 2001-05-18 반도체 장치의 소자분리 방법

Publications (2)

Publication Number Publication Date
KR20020088595A KR20020088595A (ko) 2002-11-29
KR100403628B1 true KR100403628B1 (ko) 2003-10-30

Family

ID=27705482

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0027345A KR100403628B1 (ko) 2001-05-18 2001-05-18 반도체 장치의 소자분리 방법

Country Status (1)

Country Link
KR (1) KR100403628B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101037510B1 (ko) * 2003-12-24 2011-05-26 주식회사 하이닉스반도체 반도체 소자의 ｓｔｉ 형성 방법
KR100913331B1 (ko) * 2007-09-20 2009-08-20 주식회사 동부하이텍 모스 트랜지스터 및 그의 제조 방법
KR101036042B1 (ko) * 2009-06-19 2011-05-19 오영민 백금족 산화물 전극의 코팅 장치 및 그 방법

Also Published As

Publication number Publication date
KR20020088595A (ko) 2002-11-29

Similar Documents

Publication Publication Date Title
US6683354B2 (en) Semiconductor device having trench isolation layer and a method of forming the same
US7700455B2 (en) Method for forming isolation structure in semiconductor device
US7763523B2 (en) Method for forming device isolation structure of semiconductor device using annealing steps to anneal flowable insulation layer
US6756654B2 (en) Structure of trench isolation and a method of forming the same
KR100253079B1 (ko) 반도체 장치의 트렌치 격리 형성 방법
US20050167778A1 (en) Shallow trench isolation structure with converted liner layer
JP2003045957A (ja) 半導体装置の素子分離方法
KR100678645B1 (ko) 반도체 소자 및 그 제조 방법
JP4417882B2 (ja) 半導体装置の製造方法
KR100399986B1 (ko) 셸로우트렌치 소자분리방법
US20040169005A1 (en) Methods for forming a thin film on an integrated circuit including soft baking a silicon glass film
KR100636031B1 (ko) 불휘발성 메모리 장치의 제조 방법.
KR100403628B1 (ko) 반도체 장치의 소자분리 방법
KR100403627B1 (ko) 트랜치 소자분리 방법
KR100613372B1 (ko) 반도체 장치의 소자 분리 영역 형성 방법
KR100381849B1 (ko) 트렌치 소자분리 방법
KR100505608B1 (ko) 반도체장치의 트렌치 소자분리 구조 및 그 제조방법
KR100674903B1 (ko) 반도체 소자의 트렌치 소자분리막 형성방법
KR100422959B1 (ko) 반도체소자의 소자분리절연막 형성방법
US20020090797A1 (en) Method for protecting insulation corners of shallow trenches by oxidation of poly silicon
KR19990015602A (ko) 질화막 스페이서를 이용한 트랜치 소자분리방법
KR100492790B1 (ko) 반도체소자의소자분리절연막형성방법
KR100402426B1 (ko) 반도체소자의 트렌치형 소자분리막 및 그 제조방법
KR100826791B1 (ko) 반도체 소자 제조 방법
KR100924544B1 (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee