KR100505608B1 - 반도체장치의 트렌치 소자분리 구조 및 그 제조방법 - Google Patents

반도체장치의 트렌치 소자분리 구조 및 그 제조방법 Download PDF

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Abstract

반도체 장치의 트렌치 소자 분리 구조(trench isolation structure) 및 그 제조 방법을 개시한다. 본 발명의 일 관점은 반도체 기판에 트렌치를 형성한다. 트렌치의 측벽(side wall) 부위에 비정질 탄소(amorphous carbon) 또는 탄소를 포함하는 유기 폴리머(organic polymer) 등으로 이루어지는 스페이서(spacer)를 형성한다. 다음에, 스페이서를 덮는 제1절연막을 형성하고 스페이서를 제거한다. 제1절연막 상에 트렌치를 채우는 제2절연막을 형성하여 보이드(void)를 트렌치의 측벽에 가지는 절연막 패턴을 형성한다.

Description

반도체 장치의 트렌치 소자 분리 구조 및 그 제조방법{Trench isolation structure for semiconductor device & manufacturing method thereof}
본 발명은 반도체 장치에 관한 것으로, 특히 트렌치 소자 분리 구조(trench isolation structure) 및 그 제조 방법에 관한 것이다.
반도체 장치에 이용되는 소자 분리 방법으로는 로코스(LOCOS:LOCal Oxidation of Silicon) 소자 분리 구조를 기본으로 하여 소자를 분리하는 방법과 트렌치 소자 분리 구조를 이용하는 방법이 있다. 트렌치 소자 분리 구조를 이용하는 방법은 반도체 기판에 직접 트렌치를 형성하고 상기 트렌치를 절연물로 채워 구현된다. 이러한 트렌치 소자 분리 구조는 반도체 장치의 고집적화에 따른 소자 분리 구조의 감소를 극복하는 방법의 하나로 여겨지고 있다.
도 1은 종래의 트렌치 소자 분리 구조를 개략적으로 나타낸다.
구체적으로, 트렌치 소자 분리 구조를 반도체 장치에 적용할 경우에 다양한 문제점이 발생할 수 있다. 예컨대, 정션 누설 전류(junction leakage current)가 높게 발생하는 문제점이 도출될 수 있다. 이러한 정션 누설 전류 발생 등의 문제점의 중요 요인 중의 하나는 트렌치를 형성할 때 발생한다. 예컨대, 반도체 기판(10)에 트렌치를 형성할 때 식각 공정 등에 의해서 손상막(damage layer) 등이 트렌치의 측벽(side wall) 등에 발생한다. 이러한 손상막은 누설 전류의 경로로 작용될 수 있다.
또한, 상기 트렌치를 채우는 절연막(20)은 일반적으로 화학 기상 증착(chemical vapour deposition;이하 "CVD"라 한다)법 등으로 형성되는 CVD-산화막 등을 이용한다. 이와 같은 CVD-산화막 등의 절연막(20)이 트렌치를 채울 때 절연막(20)의 스트레스(stress) 변화가 발생할 수 있다. 즉, 반도체 기판(10) 및 절연막(20)의 열팽창율 등의 차이에 의해서 스트레스 변화가 발생할 수 있다. 더욱이, 이러한 스트레스 변화는 상기 CVD 산화막 등을 열처리하는 후속 열처리 공정 등에서 심화될 수 있다. 이와 같은 스트레스 변화는 반도체 기판(10) 등에 핏(pit) 등을 발생시킬 수 있다. 즉, 트렌치의 에지(edge) 또는 코너(coner) 등과 같이 스트레스가 집중될 수 있는 부위에서 전위(dislocation) 등이 집중될 수 있다. 이에 따라, 상기 코너 또는 에지 부위에 크랙 등과 같은 핏(pit) 등과 같은 불량이 발생할 수 있다. 이러한 핏 등과 같은 불량은 정션 누설 전류의 경로가 될 수 있어 정션 누설 전류를 증가시키는 요인이 된다.
본 발명이 이루고자 하는 기술적 과제는 트렌치의 측벽에의 스트레스 유발을 억제하여 핏 등과 같은 불량을 방지하여 정션 누설 전류 등과 같은 반도체 장치의 전기적 특성을 개선할 수 있는 반도체 장치의 트렌치 소자 분리 구조를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 트렌치의 측벽에의 스트레스 유발을 억제하여 핏 등과 같은 불량을 방지하여 정션 누설 전류 등과 같은 반도체 장치의 전기적 특성을 개선할 수 있는 반도체 장치의 트렌치 소자 분리 구조 제조 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은 트렌치를 가지는 반도체 기판 및 상기 트렌치의 측벽 부위에 보이드(void)를 형성하며 상기 트렌치를 채우는 절연막 패턴 등을 구비하는 반도체 장치의 트렌치 소자 분리 구조를 제공한다. 상기 절연막 패턴 및 상기 보이드의 하부막으로 실리콘 질화막 등으로 상기 트렌치의 내벽을 덮어 상기 반도체 기판으로의 물질 이동을 방지하는 확산 방지막이 더 구비된다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 일 관점은 반도체 기판에 트렌치를 형성한다. 상기 트렌치의 측벽 부위에 비정질 탄소 또는 유기 폴리머(organic polymer) 등으로 스페이서를 형성한다. 상기 비정질 탄소로는 비정질 수화 탄소 또는 비정질 불화 탄소 등을 이용한다. 또한, 상기 유기 폴리머로는 파릴렌(parylen), 불화 파릴렌, 폴리 아릴이더(polyarylether), 플루오로네이티드 폴리아릴이더(fluoronated polyarylether) 또는 실크(silk) 등을 이용한다.
상기 스페이서를 형성하는 단계 이전에 실리콘 질화막 등으로 상기 트렌치의 내벽을 덮어 상기 반도체 기판으로의 물질 이동을 방지하는 확산 방지막을 형성하는 상기 스페이서를 덮는 제1절연막을 형성한다. 상기 스페이서를 형성하는 단계는
상기 트렌치의 내벽을 덮는 스페이서막을 형성하고 상기 스페이서막을 이방성 식각 방법으로 패터닝하여 상기 트렌치의 측벽 부위에 잔존하는 스페이서를 형성하는 방법으로 수행된다.
다음에, 상기 스페이서를 제거하여 상기 측벽 부위에 상기 트렌치의 측벽 부위 및 상기 제1절연막 사이의 공간으로 이루어지는 보이드를 형성한다. 상기 스페이서를 제거하는 단계는 상기 제1절연막이 형성된 결과물에 산화 공정을 수행하여 상기 비정질 탄소 또는 상기 유기 폴리머를 산화시켜 상기 산화에 의한 기상(vapour phase)을 상기 제1절연막을 투과하여 배출하는 방법으로 수행된다. 상기 산화 공정으로는 산소 어닐링(oxygen annealing) 공정, 습식 산화(wet oxidation) 공정 또는 산소 플라즈마 처리(oxygen plasma treatment) 공정 등을 이용한다. 상기 제1절연막 상에 상기 트렌치를 채우는 제2절연막을 형성한다. 이후에, 상기 제2절연막을 치밀화(densification)한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 다른 관점은 반도체 기판에 트렌치를 형성한다. 탄소를 포함하는 유기 폴리머 또는 비정질 탄소로 상기 트렌치의 측벽을 덮는 스페이서막을 형성한다. 상기 스페이서막을 형성하는 단계 이전에 상기 트렌치의 내벽을 덮어 상기 반도체 기판으로의 물질 이동을 방지하는 확산 방지막을 실리콘 질화막 등으로 형성한다. 상기 스페이서막을 덮는 제3절연막을 형성한다. 상기 제3절연막 및 상기 스페이서막을 이방성 식각 방법 등으로 패터닝하여 상기 트렌치의 측벽 부위에 스페이서 및 상기 스페이서의 일부를 노출하는 제3절연막 패턴을 형성한다. 상기 노출되는 스페이서 및 제3절연막 패턴을 덮는 제1절연막을 형성한다.
다음에, 상기 스페이서를 제거하여 상기 트렌치의 측벽 부위에 상기 트렌치의 측벽 및 상기 제3절연막 패턴 사이의 공간으로 이루어지는 보이드를 형성한다. 상기 스페이서를 제거하는 단계는 상기 제1절연막이 형성된 결과물에 산화 공정을 수행하여 상기 비정질 탄소 또는 상기 유기 폴리머를 산화시켜 상기 산화에 의한 기상을 상기 제1절연막을 투과하여 배출하는 방법으로 수행된다. 상기 산화 공정으로는 산소 어닐링 공정, 습식 산화 공정 또는 산소 플라즈마 처리 공정 등을 이용한다. 상기 제1절연막 상에 상기 트렌치를 채우는 제2절연막을 형성한다. 이후에, 상기 제2절연막을 치밀화한다.
본 발명에 따르면, 트렌치의 측벽에의 스트레스(stress) 유발을 억제할 수 있다. 따라서, 핏 등과 같은 불량을 방지하여 정션 누설 전류 등과 같은 반도체 장치의 전기적 특성을 개선할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2는 본 발명에 따르는 트렌치 소자 분리 구조의 실시예를 개력적으로 도시한 단면도이다.
구체적으로, 본 발명에 따라는 트렌치 소자 분리 구조의 실시예는 트렌치가 형성된 반도체 기판(100)과, 상기 트렌치를 채우는 절연막 패턴(500) 등으로 구비된다. 상기 절연막 패턴(500)은 트렌치의 측벽(side wall) 부위에 상기 절연막 패턴(500)의 하부 표면 및 상기 트렌치의 내벽 등의 사이 공간으로 이루어지는 보이드(void;535)를 형성하고 있다. 또한, 상기 절연막 패턴(500) 및 상기 보이드(535) 등의 하부막으로 실리콘 질화막(silicon nitride layer;SiN layer) 등으로 상기 트렌치의 내벽을 덮는 확산 방지막 (diffusion barrier layer) 등이 구비된다. 상기 확산 방지막은 상기 반도체 기판(100)으로의 물질 이동 또는 확산 등을 방지하는 역할을 한다.
상기한 바와 같은 본 발명에 따르는 트렌치 소자 분리 구조의 실시예는 트렌치 내벽을 이루는 반도체 기판(100) 등에 스트레스 또는 핏 등과 같은 불량의 발생을 방지할 수 있다. 즉, 상기 절연막 패턴(500)을 형성하는 공정 등에 의해서 스트레스 등이 유발되더라도 상기 보이드(535)에 의해서 완화된다. 이와 같이 스트레스가 완화되므로 트렌치의 에지 부위 또는 코너 부위 등에 핏 등과 같은 불량이 억제된다. 이에 따라 정션 누설 전류 등과 같은 전기적인 특성 불량을 억제할 수 있어 반도체 장치의 신뢰도를 개선할 수 있다.
도 3 내지 도 8은 본 발명에 따르는 트렌치 소자 분리 구조 제조 방법의 제1실시예를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3은 반도체 기판(100)에 트렌치(400)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100) 상에 패드 산화막(pad oxide layer;200) 등을 형성한 후, 반도체 기판(100)의 표면 일부를 노출시키는 마스크 패턴(300)을 형성한다. 상기 마스크 패턴(300)으로는 SiN막 등을 이용한다. 다음에, 상기 마스크 패턴(300)을 식각 마스크(etch mask)로 이용하여 노출되는 반도체 기판(100)을 식각하여 트렌치(400)를 형성한다.
이후에, 상기 트렌치의 내벽 등을 산화 공정 등으로 산화시켜 완화막(도시되지 않음) 등을 형성한다. 상기 완화막으로는 상기 산화 공정 등에 의해서 형성되는 실리콘 산화막 등을 이용한다. 상기 완화막은 상기 트렌치(400)를 형성하는 식각 공정에서 발생되는 손상막 등을 완화시키는 역할을 한다.
다음에, 상기 완화막 상에 상기 트렌치(400)의 내벽을 덮는 확산 방지막(510)을 형성할 수 있다. 확산 방지막(510)은 후속 공정에서 발생할 수 있는 트렌치(400)의 측벽을 이루는 반도체 기판(100)으로의 물질 이동 또는 확산을 방지하는 역할을 한다. 즉, 후속에 수행되는 스페이서막(spacer layer;도 4의 530) 또는 절연막(도 8의 570) 등으로부터 상기 반도체 기판(100)으로의 불순물 이동 또는 확산 등을 방지하는 역할을 상기 확산 방지막(510)은 수행한다. 따라서, SiN막 등과 같은 물질 이동 또는 확산을 방지할 수 있는 막질을 이용하여 상기 확산 방지막(510)을 형성한다.
도 4는 트렌치(400)의 내벽을 덮는 스페이서막(530)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 트렌치(400)의 내벽을 덮는, 즉, 상기 완화막 또는 확산 방지막(510) 상에 스페이서막(530)을 형성한다. 상기 스페이서막(530)은 후속 공정에서 기상 등으로 용이하게 배출되어 제거될 수 있는 막질로 형성된다. 예컨대, 비정질 탄소(amorphous carbon), 즉, 수소가 함유된 비정질 수화 탄소(amorphous C:H) 또는 불소가 함유된 비정질 불화 탄소(amorphous C:F) 등과 같은 비정질 탄소 등을 증착하여 상기 스페이서막(530)으로 이용한다.
또는, 화학식1에 표기된 바와 같은 파릴렌(parylene), 화학식 2에 표기된 바와 같은 불화 파릴렌, 화학식 3에 표기된 바와 같은 폴리아릴이더(polyarylether), 화학식 4에 표기된 바와 같은 플루오로네이티드 폴리아릴이더(fluoronated polyarylether) 등과 같은 탄소를 함유한 유기 폴리머(organic polymer) 등을 CVD법 등으로 증착하여 스페이서막(530)을 형성한다.
상기 유기 폴리머로는 화학식 5에 표기된 바와 같은 단량체(monomer)로부터 형성되는 폴리머 또는 실크(silk) 등을 이용할 수 있다.
상기한 바와 같은 비정질 탄소 또는 탄소를 함유하는 유기 폴리머 등으로 이루어지는 막질은 산화 공정 등에 의해서 기상, 예컨대 이산화 탄소 가스(CO2) 등으로 변환될 수 있다. 따라서, 후속의 스페이서(535)를 제거하는 공정에서 효과적으로 제거될 수 있다.
도 5는 스페이서막(530)을 패터닝하여 스페이서(533)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 스페이서막(530)을 이방성 식각 방법 등으로 트렌치(400)의 바닥면 또는 확산 방지막(510)이 노출될 때까지 패터닝한다. 이에 따라, 트렌치(400)의 측벽 부위, 보다 상세하게는 상기 트렌치(400)의 코너 부위에 상기 스페이서막(530)의 일부가 잔존하게 된다. 즉, 스페이서(533)가 형성된다.
도 6은 스페이서(533)를 덮는 제1절연막(550)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 스페이서(533)를 덮는 제1절연막(550)을 얇게 형성한다. 상기 제1절연막(550)을 형성한 이후에 상기 스페이서(533)를 기상(vapour phase or gas phase) 등으로 변화시켜 제거하는 공정을 진행한다. 이때, 상기 기상은 제1절연막(550)을 투과하거나 통과하여 배출되어 제거되어야 한다. 따라서, 상기 제1절연막(550)은 상기 기상에 대한 투과율이 높은 막질로 얇게 형성된다. 예컨대, CVD법 또는 바이어스 스퍼터링(bias sputtering)법 등으로 형성되는 실리콘 산화막 등을 상기 제1절연막(550)으로 이용한다. 일반적으로 투과율은 그 투과되는 경로의 함수이므로, 그 두께는 상기 스페이서(533)가 제거되었을 때 상기 제1절연막(550)의 형상이 변화하지 않고 지지될 수 있을 정도의 두께로 얇게 형성되는 것이 바람직하다.
도 7은 스페이서(533)를 제거하여 보이드(void;535)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연막(550)이 형성된 결과물에 산화 공정을 수행한다. 예컨대, 산소 어닐링(O2 annealing) 공정, 습식 산화(wet oxidation) 공정 또는 산소 플라즈마 처리(O2 plasma treatment) 공정 등과 같이 산화 반응을 일으킬 수 있는 공정을 수행한다. 이와 같은 산화 공정에 의해서, 상기 스페이서(533)를 이루는 탄소를 함유하는 물질은 산화되어 기상으로 변환된다. 즉, 상기 비정질 탄소 또는 유기 폴리머는 산화되어 이산화 탄소(CO2) 등과 같은 산화물 가스 등의 기상으로 변환된다. 이와 같은 기상은 그 가스압 등에 의해서 상기 제1절연막(550)을 투과하여 외부로 배출된다. 이와 같이 스페이서(533)가 기화되어 제거되므로, 상기 스페이서(533)가 차지하던 공간은 빈 공간, 즉, 보이드(void;535)로 잔존하게 된다.
상기한 바와 같은 산화 공정에서 발생되는 기상은 제1절연막(550)을 투과하여 제거될 뿐만 아니라 하부의 반도체 기판(100)으로 이동될 수 있다. 이를 방지하기 위해서 상술한 바와 같이 확산 방지막(510)을 형성하여 트렌치(400)의 내벽을 상기 기상으로부터 보호한다. 상기 확산 방지막(500)은 SiN막 등과 같은 물질의 이동 또는 확산을 방지할 수 있을 정도로 치밀한 막질로 형성되므로 상기 기상의 반도체 기판(100)으로의 확산 등을 방지할 수 있다.
도 8은 제1절연막(550) 상에 제2절연막(570)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연막(550) 상에 트렌치(400)를 채우는 제2절연막(570)을 형성한다. 예컨대, CVD법 등을 이용하여 실리콘 산화막 등을 증착하여 상기 트렌치(400)를 매몰한다. 다음에, 상기 제2절연막(570) 등을 평탄화하여 도 2에 도시된 바와 같은 절연막 패턴(500)을 형성한다. 즉, 상기 제1절연막(550) 및 제2절연막(570) 등으로 이루어지는 절연막을 화학 기계적 연마(Chemical Mechanical Polishing;이하 "CMP"라 한다) 방법 등으로 평탄화한다.
상기 제2절연막(570)을 치밀화(densification)하는 단계를 더 수행할 수 있다. 이와 같은 치밀화화에 의해서 상기 제2절연막(570) 등의 막질 특성이 개선된다. 이와 같은 치밀화 공정 또는 상기 제2절연막(270)을 형성하는 공정에서 발생할 수 있는 스트레스 변화 등에 의한 트렌치(400)의 내벽을 이루는 반도체 기판(100)의 불량을 본 발명의 트렌치 소자 분리 구조의 실시예에서는 방지된다. 즉, 본 발명의 실시예에서는 보이드(535)가 도입되고 있어, 상기한 공정 등에서 발생되는 스트레스를 완화 또는 완충시키는 역할을 구현할 수 있다. 이에 따라, 트렌치(400)의 내벽, 특히 코너 부위의 반도체 기판(100)에 크랙 또는 핏 등과 같은 불량이 발생하는 것을 억제할 수 있다. 따라서, 반도체 장치가 구동될 때 정션 누설 전류가 발생하는 것을 방지할 수 있다.
도 9 내지 도 13은 본 발명에 따르는 트렌치 소자 분리 구조 제조 방법의 제2실시예를 설명하기 위해서 개략적으로 도시한 단면도들이다.
제2실시예에서는 제1실시예에서와는 다른 방법으로 스페이서(533)를 형성한다. 또한, 제2실시예에서 제1실시예에서와 동일한 참조 부호는 동일한 요소를 나타낸다.
도 9는 트렌치(400)의 내벽을 덮는 스페이서막(530) 및 제3절연막(540)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 도 3을 참조하여 설명한 바와 같이 트렌치(400) 등을 형성한다. 도 4를 참조하여 설명한 바와 같이 트렌치(400)의 내벽을 덮는, 즉, 상기 완화막 또는 확산 방지막(510) 상에 스페이서막(530)을 형성한다. 즉, 스페이서막(530)은 도 4를 참조하여 설명한 바와 같이 기상 등으로 용이하게 배출되어 제거될 수 있는 막질, 예컨대, 비정질 탄소 또는 유기 폴리머 등이 증착되어 형성된다.
다음에, 상기 스페이서막(530)을 덮는 제3절연막(540)을 형성한다. 상기 제3절연막(540)은 도 5를 참조하여 설명한 제1절연막(550)을 형성하는 방법과 같은 방법을 이용하여 형성될 수 있다. 예컨대, CVD법 또는 바이어스 스퍼터링법 등으로 실리콘 산화막 등을 얇게 형성하여 상기 제3절연막(540)으로 이용한다.
도 10은 제3절연막(540) 및 스페이서막(530)을 패터닝하여 제3절연막 패턴(545) 및 스페이서(533)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제3절연막(540) 및 스페이서막(530)을 이방성 식각 방법 등으로 상기 트렌치(400)의 바닥면 또는 확산 방지막(510)이 노출될 때까지 패터닝한다. 이에 따라, 트렌치(400)의 측벽 부위, 보다 상세하게는 상기 트렌치(400)의 코너 부위에 상기 스페이서막(530)의 일부가 잔존하게 된다. 즉, 스페이서(533)가 형성된다. 그리고, 상기 스페이서(533)의 일부를 노출하는 제3절연막 패턴(545)이 형성된다. 상기 제3절연막 패턴(545)이 형성됨에 따라, 상기 트렌치(400)의 측벽 부위, 예컨대, 코너 부위를 덮는 상기 스페이서(533)의 면적의 설정이 명확해진다. 그리고, 상기 면적을 제1실시예에서 보다 더 넓게 확보할 수 있다. 따라서, 이후에 형성되는 보이드(도 12의 535)에 의한 스트레스 완화 효과 또는 완충 효과가 영향을 미치는 반도체 기판(100)의 면적 또한 넓어진다. 따라서, 상기 스트레스 완화 효과 또는 완충 효과를 보다 효과적으로 구현할 수 있다.
도 11은 스페이서(533) 및 제3절연막 패턴(545)을 덮는 제1절연막(550)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 스페이서(533) 및 제3절연막 패턴(545)을 덮는 제1절연막(550)을 도 6을 참조하여 설명한 바와 같이 얇게 형성한다. 즉, 스페이서(533)가 변환되어 발생하는 기상이 투과하거나 통과하여 배출될 수 있을 정도로 얇은 두께로 또는 막질 특성을 가지도록 상기 제1절연막(550)을 형성한다. 예컨대, CVD법 또는 바이어스 스퍼터링법 등으로 형성되는 실리콘 산화막 등을 상기 제1절연막(550)으로 이용한다.
도 12는 스페이서(533)를 제거하여 보이드(void;535)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연막(550)이 형성된 결과물에 도 7을 참조하여 설명한 바와 같이 산화 공정을 수행하여 보이드(535)를 형성한다. 즉, 산소 어닐링 공정, 습식 산화 공정 또는 산소 플라즈마 처리 공정 등과 같이 산화 반응을 일으킬 수 있는 공정을 수행한다. 이와 같은 산화 공정에 의해서 상기 스페이서(533)를 이루는 탄소를 함유하는 물질은 산화되어 기상으로 변환된다. 즉, 상기 비정질 탄소 또는 유기 폴리머는 산화되어 이산화 탄소(CO2) 등과 같은 산화물 가스 등의 기상으로 변환된다. 이와 같은 기상은 그 가스압 등에 의해서 상기 제1절연막(550) 또는 제3절연막(545) 을 투과하여 외부로 배출된다. 이때, 상기 기상의 투과율은 투과되는 경로의 함수이므로 상기 제3절연막(545)을 투과하여 배출되는 양보다 상기 제1절연막(550)을 투과하여 배출되는 양이 많게된다. 이와 같이 스페이서(533)가 기화되어 제거되므로, 상기 스페이서(533)가 차지하던 공간은 빈 공간, 즉, 보이드(535)로 잔존하게 된다.
도 13은 제1절연막(550) 상에 제2절연막(570)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 도 8을 참조하여 설명한 바와 같이 제1절연막(550) 상에 트렌치(400)를 채우는 제2절연막(570)을 형성한다. 예컨대, CVD법 등을 이용하여 실리콘 산화막 등을 증착하여 상기 트렌치(400)를 매몰한다. 다음에, 상기 제2절연막(570) 등을 평탄화하여 도 2에 도시된 바와 같은 절연막 패턴(500)을 형성한다. 즉, 상기 제1절연막(550), 제2절연막(570) 및 제3절연막 패턴(545) 등으로 이루어지는 절연막을 CMP 방법 등으로 평탄화한다.
이후에, 도 8을 참조하여 설명한 바와 같이 상기 제2절연막(570)을 치밀화하는 단계를 더 수행할 수 있다. 또한, 상기 치밀화 공정 또는 상기 제2절연막(270)을 형성하는 공정에서 발생할 수 있는 스트레스 변화 등에 의한 트렌치(400)의 내벽을 이루는 반도체 기판(100)의 불량을 방지할 수 있다. 따라서, 트렌치(400)의 내벽, 특히 코너 부위의 반도체 기판(100)에 크랙 또는 핏 등과 같은 불량이 발생하는 것을 억제할 수 있어 반도체 장치가 구동될 때 정션 누설 전류가 발생하는 것을 방지할 수 있다.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 트렌치의 측벽에 탄소를 함유하는 유기 폴리머 또는 비정질 탄소 등으로 이루어지는 스페이서를 형성하고 제거하여 트렌치 측벽 등에 보이드를 형성하는 소자 분리막의 역할을 하는 절연막을 형성할 수 있다. 이에 따라, 상기 절연막 및 상기 트렌치의 내벽을 이루는 반도체 기판의 열팽창율 차이 등에 따라 발생할 수 있는 스트레스 등을 완화 또는 완충시킬 수 있다. 따라서, 상기 스트레스 등에 의해서 트렌치의 측벽, 예컨대, 트렌치의 에지 또는 코너 부위 등에서 발생할 수 있는 크랙 또는 핏 등과 같은 불량을 억제할 수 있다. 따라서, 정션 누설 전류 등을 억제할 수 있어 반도체 장치의 전기적 특성을 개선할 수 있다.
도 1은 종래의 트렌치 소자 분리 구조를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2는 본 발명에 따르는 트렌치 소자 분리 구조의 실시예를 개력적으로 도시한 단면도이다.
도 3 내지 도 8은 본 발명에 따르는 트렌치 소자 분리 구조 제조 방법의 제1실시예를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 9 내지 도 13은 본 발명에 따르는 트렌치 소자 분리 구조 제조 방법의 제2실시예를 설명하기 위해서 개략적으로 도시한 단면도들이다.

Claims (15)

  1. 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽 부위에 비정질 탄소 또는 유기 폴리머로 스페이서를 형성하는 단계;
    상기 스페이서를 덮는 제1절연막을 형성하는 단계;
    상기 스페이서를 제거하여 상기 측벽 부위에 상기 트렌치의 측벽 부위 및 상기 제1절연막 사이의 공간으로 이루어지는 보이드를 형성하는 단계; 및
    상기 제1절연막 상에 상기 트렌치를 채우는 제2절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  2. 제1항에 있어서, 상기 스페이서를 형성하는 단계 이전에
    상기 트렌치의 내벽을 덮어 상기 반도체 기판으로의 물질 이동을 방지하는 확산 방지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  3. 제2항에 있어서, 상기 확산 방지막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  4. 제1항에 있어서, 상기 스페이서를 형성하는 단계는
    상기 트렌치의 내벽을 덮는 스페이서막을 형성하는 단계; 및
    상기 스페이서막을 이방성 식각 방법으로 패터닝하여 상기 트렌치의 측벽 부위에 잔존하는 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  5. 제1항에 있어서, 상기 유기 폴리머는 아래 표기된 화학식5의 단량체
    <화학식5>
    로부터 형성되는 폴리머, 파릴렌, 불화 파릴렌, 폴리아릴이더, 실크 및 플루오로네이티드 폴리아릴이더로 이루어지는 일군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  6. 제1항에 있어서, 상기 비정질 탄소는 비정질 수화 탄소 및 비정질 불화 탄소로 이루어지는 일군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  7. 제1항에 있어서, 상기 스페이서를 제거하는 단계는
    상기 제1절연막이 형성된 결과물에 산화 공정을 수행하여 상기 비정질 탄소 또는 상기 유기 폴리머를 산화시켜 상기 산화에 의한 기상을 상기 제1절연막을 투과하여 배출하는 방법으로 수행되는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  8. 제7항에 있어서, 상기 산화 공정은
    산소 어닐링 공정, 습식 산화 공정 및 산소 플라즈마 처리 공정으로 이루어지는 일군에서 선택되는 어느 한 공정인 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  9. 제1항에 있어서, 상기 제2절연막을 형성하는 단계 이후에
    상기 제2절연막을 치밀화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  10. 반도체 기판에 트렌치를 형성하는 단계;
    탄소를 포함하는 유기 폴리머 또는 비정질 탄소로 상기 트렌치의 측벽을 덮는 스페이서막을 형성하는 단계;
    상기 스페이서막을 덮는 제3절연막을 형성하는 단계;
    상기 제3절연막 및 상기 스페이서막을 패터닝하여 상기 트렌치의 측벽 부위에 스페이서 및 상기 스페이서의 일부를 노출하는 제3절연막 패턴을 형성하는 단계;
    상기 노출되는 스페이서 및 제3절연막 패턴을 덮는 제1절연막을 형성하는 단계;
    상기 스페이서를 제거하여 상기 트렌치의 측벽 부위에 상기 트렌치의 측벽 및 상기 제3절연막 패턴 사이의 공간으로 이루어지는 보이드를 형성하는 단계; 및
    상기 제1절연막 상에 상기 트렌치를 채우는 제2절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  11. 제10항에 있어서, 상기 스페이서막을 형성하는 단계 이전에
    상기 트렌치의 내벽을 덮어 상기 반도체 기판으로의 물질 이동을 방지하는 확산 방지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  12. 제11항에 있어서, 상기 확산 방지막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  13. 제10항에 있어서, 상기 스페이서를 제거하는 단계는
    상기 제1절연막이 형성된 결과물에 산화 공정을 수행하여 상기 비정질 탄소 또는 상기 유기 폴리머를 산화시켜 상기 산화에 의한 기상을 상기 제1절연막을 투과하여 배출하는 방법으로 수행되는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 제조 구조 방법.
  14. 제13항에 있어서, 상기 산화 공정은
    산소 어닐링 공정, 습식 산화 공정 및 산소 플라즈마 처리 공정으로 이루어지는 일군에서 선택되는 어느 한 공정인 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
  15. 제10항에 있어서, 상기 제2절연막을 형성하는 단계 이후에
    상기 제2절연막을 치밀화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 구조 제조 방법.
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