KR100547243B1 - 반도체 소자의 층간절연막 형성 방법 - Google Patents

반도체 소자의 층간절연막 형성 방법 Download PDF

Info

Publication number
KR100547243B1
KR100547243B1 KR1019990058709A KR19990058709A KR100547243B1 KR 100547243 B1 KR100547243 B1 KR 100547243B1 KR 1019990058709 A KR1019990058709 A KR 1019990058709A KR 19990058709 A KR19990058709 A KR 19990058709A KR 100547243 B1 KR100547243 B1 KR 100547243B1
Authority
KR
South Korea
Prior art keywords
forming
interlayer insulating
insulating film
film
undoped
Prior art date
Application number
KR1019990058709A
Other languages
English (en)
Other versions
KR20010056992A (ko
Inventor
안상태
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990058709A priority Critical patent/KR100547243B1/ko
Publication of KR20010056992A publication Critical patent/KR20010056992A/ko
Application granted granted Critical
Publication of KR100547243B1 publication Critical patent/KR100547243B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 미세 패턴 매립시 막의 안정성을 향상시키기 위한 초미세 패턴 매립특성이 우수한 층간절연막의 형성 방법에 관한 것으로, 이를 위한 본 발명은 반도체 기판 상부에 다수의 도전층패턴을 형성하는 단계, 상기 도전층패턴 상부에 제1보호막을 형성하는 단계, 상기 제1보호막의 표면의 수분을 제거하기 위한 표면처리 공정을 실시하는 단계, -20∼150℃의 온도에서 SiH4,H2O2,H2O 반응소오스를 이용한 화학적기상증착으로 상기 도전층패턴 사이를 매립하는 비도핑층간절연막을 형성하는 단계, 열처리와 플라즈마처리를 이용하여 상기 비도핑층간절연막을 치밀화시키는 단계, 상기 비도핑층간절연막 상부에 제2보호막을 형성하는 단계, 및 상기 제2보호막이 형성된 결과물에 열처리 공정을 실시하는 단계를 포함한다.
층간절연막, 패턴 매립, 저온산화막

Description

반도체 소자의 층간절연막 형성 방법{METHOD FOR MANUFACTURING INTER-DIELECTRIC LAYER IN SEMICONDUCTOR DEVICE}
도 1 은 본 발명의 실시예에 따른 층간절연막의 평탄화 방법을 나타낸 공정 흐름도,
도 2 는 본 발명의 실시예에 따른 층간절연막의 구조 단면도,
도 3 은 본 발명의 실시예에 따른 층간절연막의 주사전자현미경 단면도.
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 도전층패턴
23 : 제1보호막 24 : 비도핑층간절연막
25 : 제2보호막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 초미세 패턴 매립 과 평탄화가 동시에 이루어지도록 한 층간절연막의 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 고단차의 좁은 간격의 패턴 사이를 내부 공극없이 절연막으로 채우는 평탄화 기술은 반도체 소자 제조에 있어 중요한 기술중 하나이다.
일반적으로 고단차의 좁은 패턴 사이를 매립하기 위하여 통상 층간절연막으로 이용되는 BPSG(Boro Phospho Silicate Glass)막을 사용하는 경우 막 안정성, 좁은 패턴 매립의 한계성 및 고온 열처리에 의한 한계성이 있다.
또한 고밀도플라즈마 화학적기상증착법(High Density Plasma Chemical Vapor Deposition;HDP CVD)에 의하여 좁은 패턴 사이를 매립하고 화학적기계적연마 (Chemical Mechanical Polishing;CMP) 공정으로 연마하여 평탄화시키는 방법이 있으나, 이 역시 패턴 매립 특성의 한계성, 플라즈마 손실, 패턴 모서리가 깍이는 문제점이 발생되므로 패턴 매립의 적용에는 한계점이 있다.
최근에 SiH4,H2O2,H2O 반응소오스를 이용하여 -20∼150℃ 범위의 저온에서 패턴 사이를 매립하고 비도핑층간절연막을 형성하는 방법이 제시되었다.
그러나, 상기와 같은 저온 공정을 이용하여 층간절연막을 형성하는 방법은 형성되는 저온산화막이 수분증발에 따른 부피수축으로 후속 공정을 거치면서 구조적으로 취약한 특성을 갖게 된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 반도체 기판 상 에 표면처리를 실시하여 미세 패턴 매립시 막의 안정성을 향상시키는데 적합한 반도체 소자의 층간절연막의 형성 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 다수의 도전층패턴을 형성하는 단계, 상기 도전층패턴 상부에 제1보호막을 형성하는 단계, 상기 제1보호막의 표면의 수분을 제거하기 위한 표면처리 공정을 실시하는 단계, -20∼150℃의 온도에서 SiH4,H2O2,H2O 반응소오스를 이용한 화학적기상증착으로 상기 도전층패턴 사이를 매립하는 비도핑층간절연막을 형성하는 단계, 열처리와 플라즈마처리를 이용하여 상기 비도핑층간절연막을 치밀화시키는 단계, 상기 비도핑층간절연막 상부에 제2보호막을 형성하는 단계, 및 상기 제2보호막이 형성된 결과물에 열처리 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 층간절연막의 제조 공정 흐름도이고, 도 2는 도 1 에 따라 형성된 층간절연막의 구조를 나타낸 도면이다.
도 3 은 본 발명의 실시예에 따른 반도체 소자를 나타낸 주사전자현미경 (Scanning Electron Microscope; SEM)의 단면도이다.
도 1과 도 2를 참조하여 설명하면, 반도체 기판(21) 상부에 다수개의 도전층패턴 (22)을 형성하고, 상기 도전층패턴(22) 상부에 제1보호막(23)을 증착한다 (101,102). 이 때 상기 제1보호막(23)은 0∼800℃의 온도와 0.1mTorr∼800Torr의 압력하에서 SiH4, TEOS,O2,O3,N2O 반응가스를 이용하여 100∼10000Å 두께의 산화막으로 형성하거나, SiH4,N2,N2O,NH3 반응가스를 이용하여 질화막 또는 질화산화막으로 형성한다. 또한 다수의 막을 동시에 증착하여 형성한다.
이어 상기 반도체 기판(21) 상부에 잔류하는 수분을 제거 또는 감소시키기 위한 세정공정(Cleaning) 또는 플라즈마처리(Plasma treatment)를 포함하는 표면처리 공정을 실시한다(103).
이 때 상기 세정공정은 반도체기판(21) 표면에 형성된 자연산화막(도시생략)이나 불순물을 제거하기 위해서 식각액과 완충액의 비율이 50:1∼70:1인 BOE (Buffered Oxide Etchant) 용액이나 H2SO4 와 H2O2 수용액을 2:1∼5:1 부피 비율로 섞어 상온∼300℃ 온도에서 세정하거나, SC(Standard Cleaning-1), SC-2 세정 또는 수용액을 5:1∼10:1 HF 로 묽게하여 습식식각 세정하는 방법으로 한가지 이상의 세정처리를 순차적으로 동시에 실시한다.
또한 다른 표면처리 공정중 하나인 플라즈마처리는 후에 형성되는 비도핑절연막의 접착력과 평탄화를 향상시키고 반도체 기판(21) 상의 도전층패턴(22)에 잔류하고 있는 수분을 제거하기 위해서, 동일 장치내에서 Ar,He,N2,N2O,H2O,H 2O2,NH3, SiH4,SiCxHy ,CFx,CHxFy(x,y는 10 이하) 또는 O 2 가스를 사용하여 100W∼10KW 의 파워 로 10초∼10분동안 실시하고, 한가지 이상의 다양한 플라즈마 처리를 순차적으로 동시에 실시한다. 그리고 후공정에서 이루어지는 반응소오스들의 공급을 제어하므로써 표면처리 공정을 수행할 수도 있다.
이어 -20∼150℃의 온도에서 SiH4,H2O2,H2O 반응소오스(Reactive source)를 이용한 화학적기상증착 공정을 진행할 때 발생되는 중간생성물 즉, SiOxHy 을 이용하여 상기 도전층패턴(22) 사이를 매립한다.
이어 연속적으로 동일조건에서 전체 단차를 완화시키도록 SiOxHy CVD 비도핑층간절연막(24)을 형성한다(104).
이 때 상기 반응소오스로 PH3 가스를 더 포함하여 이용하고, N2,Ar,He등의 운반가스(Carrier gas)를 이용하여 -20∼150℃의 온도와 1mTorr∼100Torr의 압력에서 하나 이상의 가스를 순차적으로 동시에 유입시킨다.
이어 동일 장비내에서 연속적으로 SiH4,H2O2,H2O,PH3의 반응소오스와 N2,Ar,He등의 운반가스(Carrier gas)를 이용하여 -20∼150℃의 온도와 1mTorr∼100Torr의 압력에서 SiOxHy CVD 비도핑 절연막(24)을 500∼10000Å의 두께로 형성하여 자체 평탄화시킨다.
그리고 상기 SiOxHy CVD 비도핑 절연막(24)을 증착한 후 동일 장비에서 200∼ 500℃ 온도로 10초∼30분동안 열처리하거나, 1mTorr∼100Torr에서 Ar,He,N2,N2O,NH 3 가스를 이용한 플라즈마로 10초∼30분동안 열처리를 실시하여 SiOxHy CVD 비도핑 절 연막(24)을 치밀화시킨다.
또한 TEOS,SiHx(CH3)y, SiH4,N2O,NH3,O2 가스를 이용하여 200∼500℃ 에서 플라즈마 방법으로 50Å∼10000Å의 두께로 플라즈마산화막 또는 플라즈마질화막을 형성한 뒤 다시 SiOxHy CVD 비도핑 층간절연막(24)을 형성하는 것을 2회 이상 반복적으로 실시한다.
이어 후속 열공시 SiOxHy CVD 비도핑 절연막(24)이 깨지는 것을 방지하기 위해서 플라즈마화학기상증착법(Plasma Enhanced CVD; PECVD)을 이용하여 상기 SiOxHy CVD 비도핑 절연막(24) 상부에 제2보호막(25)을 형성한다(105).
이어 막질의 치밀화를 위하여 공기(Air), O2,N2,O3,N2O 또는 H2+O2 의 혼합가스 분위기에서 300∼850℃ 에서 5분∼2시간동안 열처리를 실시하거나, 300∼1150℃에서 1초∼60분동안 급속열처리(Rapid Thermal Process; RTP)를 실시한다(106).
도면에 도시되지 않았지만, 본 발명의 다른 실시예로 상기 비도핑층간절연막을 형성하기 전에 이루어진 표면처리 공정을 포함하면서 SiOxHy CVD 비도핑층간절연막을 형성하고 열처리나 플라즈마처리를 이용하여 상기 비도핑층간절연막의 치밀화공정을 진행하는 단계나 제2보호막을 형성하는 단계를 진행한다. 이어 다시 비도핑층간절연막을 증착하고 열처리 또는 플라즈마처리 또는 제2보호막을 형성하는 것을 반복한다. 후속 공정으로 막질의 치밀화를 위한 열처리 공정을 실시한다.
도 3에 도시된 것처럼, 본 발명에서는 SiH4,H2O,H2O2 반응소오스를 이용하여 저온, 저압에서 화학기상증착방식으로 형성되는 비도핑층간절연막은 형성중에 중간생성물질로 Si(OH)4 을 형성하는데 이 물질은 유동성이 뛰어나므로 비도핑층간절연막을 자체 평탄화시킨다.
도면에 도시되지 않았지만, 후속 공정으로 추가적인 보호막이나 콘택을 형성하여 금속배선을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명의 층간절연막의 형성 방법은 초미세 패턴 사이에 공극없이 층간절연막을 매립할 수 있고, 자체 평탄화를 이루므로써 단차감소에 따른 후속 공정이 용이한 효과가 있다.

Claims (15)

  1. 반도체 기판 상부에 다수의 도전층패턴을 형성하는 단계;
    상기 도전층패턴 상부에 제1보호막을 형성하는 단계;
    상기 제1보호막의 표면의 수분을 제거하기 위한 표면처리 공정을 실시하는 단계;
    -20∼150℃의 온도에서 SiH4,H2O2,H2O 반응소오스를 이용한 화학적기상증착으로 상기 도전층패턴 사이를 매립하는 비도핑층간절연막을 형성하는 단계;
    열처리와 플라즈마처리를 이용하여 상기 비도핑층간절연막을 치밀화시키는 단계;
    상기 비도핑층간절연막 상부에 제2보호막을 형성하는 단계; 및
    상기 제2보호막이 형성된 결과물에 열처리 공정을 실시하는 단계
    를 포함하는 층간 절연막의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1보호막은 0∼800℃의 온도와 0.1mTorr∼800Torr의 압력하에서 SiH4, TEOS,O2,O3,N2O 반응가스를 이용하여 100Å∼10000Å 두께로 형성되는 산화막을 이용하는 것을 특징으로 하는 층간절연막의 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1보호막은 SiH4,N2,N2O,NH3 반응가스를 이용하여 형성되는 질화막 또는 질화산화막을 이용하는 것을 특징으로 하는 층간절연막의 형성 방법.
  4. 제 1 항에 있어서,
    상기 표면처리 공정을 실시하는 단계는,
    식각액과 완충액의 비율이 50:1∼70:1 인 BOE용액이나 H2SO4 와 H2O2 수용액을 2:1∼5:1 부피 비율로 섞어 상온∼300℃ 온도에서 실시되는 세정공정을 포함하는 것을 특징으로 하는 층간절연막의 형성 방법.
  5. 제 1 항에 있어서,
    상기 표면처리 공정을 실시하는 단계는,
    SC-1, SC-2 세정 또는 수용액을 5:1∼10:1 HF 로 섞어 이루어지는 습식식각세정을 포함하는 것을 특징으로 하는 층간절연막의 형성 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 표면처리 공정을 실시하는 단계는,
    Ar,He,N2,N2O,H2O,H2O2,NH3,SiH4,SiCxHy,CFx,CHxFy 또는 O2 가스 중 어느 하나를 사용하여 100W∼10kW 의 파워로 10초∼10분동안 실시하고, 한가지 이상의 다양한 플라즈마처리를 순차적으로 동시에 실시하는 것을 특징으로 하는 층간절연막의 형성 방법.
  8. 제 1 항에 있어서,
    상기 비도핑층간절연막은 Si(OH)4 를 포함한 SiOxHy 계 물질인 것을 특징으로 하는 층간절연막의 형성 방법.
  9. 제 1 항에 있어서,
    상기 비도핑층간절연막을 형성하는 단계는,
    상기 반응소오스로 PH3 가스를 더 포함하며, N2,Ar,He중 어느 하나의 운반가스를 이용하여 -20∼150℃의 온도와 1mTorr∼100Torr의 압력에서 상기 반응소오스를 순차적으로 동시에 유입시키는 것을 특징으로 하는 층간절연막의 형성 방법.
  10. 제 1 항에 있어서,
    상기 비도핑층간절연막은 500Å∼10000Å의 두께로 형성되는 것을 특징으로 하는 층간절연막의 형성 방법.
  11. 제 1 항에 있어서,
    상기 비도핑층간절연막을 치밀화시키는 단계에서,
    상기 열처리는 200∼500℃ 온도로 10초∼30분동안 실시되거나, 1mTorr ∼100Torr 압력하에서 Ar,He,N2,N2O,NH3 가스를 이용한 플라즈마로 10초∼30분동안 실시되는 것을 특징으로 하는 층간절연막의 형성 방법.
  12. 제 1 항에 있어서,
    상기 비도핑층간절연막을 치밀화시키는 단계는,
    상기 치밀화된 비도핑층간절연막 상에 200∼500℃를 유지한 상태에서 TEOS,SiHx(CH3)y, SiH4,N2O,NH3,O2 가스를 이용한 플라즈마로 50Å∼10000Å두께의 플라즈마산화막 또는 플라즈마질화막을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 층간절연막의 형성 방법.
  13. 제 1 항에 있어서,
    상기 비도핑층간절연막을 형성하는 단계와 비도핑층간절연막을 치밀화시키는 단계는 단차를 완화시키도록 2 회 이상 실시되는 것을 특징으로 하는 층간절연막의 형성 방법.
  14. 제 1 항에 있어서,
    상기 제2보호막이 형성된 결과물에 열처리 공정을 실시하는 단계에서,
    상기 열처리공정은 공기, O2,N2,O3,N2O 또는 H2+O2 의 혼합가스 분위기에서 300∼ 850℃를 유지한 상태로 5분∼120분동안 실시되는 것을 특징으로 하는 층간절연막의 형성 방법.
  15. 제 1 항에 있어서,
    상기 제2보호막이 형성된 결과물에 열처리 공정을 실시하는 단계에서,
    상기 열처리 공정은 300∼1150℃에서 1초∼60분동안 이루어지는 급속열처리공정을 포함하여 이루어짐을 특징으로 하는 층간절연막의 형성 방법.
KR1019990058709A 1999-12-17 1999-12-17 반도체 소자의 층간절연막 형성 방법 KR100547243B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990058709A KR100547243B1 (ko) 1999-12-17 1999-12-17 반도체 소자의 층간절연막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990058709A KR100547243B1 (ko) 1999-12-17 1999-12-17 반도체 소자의 층간절연막 형성 방법

Publications (2)

Publication Number Publication Date
KR20010056992A KR20010056992A (ko) 2001-07-04
KR100547243B1 true KR100547243B1 (ko) 2006-02-01

Family

ID=19626689

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990058709A KR100547243B1 (ko) 1999-12-17 1999-12-17 반도체 소자의 층간절연막 형성 방법

Country Status (1)

Country Link
KR (1) KR100547243B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040045801A (ko) * 2002-11-25 2004-06-02 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
JP3928638B2 (ja) * 2004-09-28 2007-06-13 セイコーエプソン株式会社 配線基板の製造方法、及び電子機器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01129460A (ja) * 1987-11-14 1989-05-22 Ricoh Co Ltd 薄膜トランジスタの製造方法
KR19980053667A (ko) * 1996-12-27 1998-09-25 김영환 반도체 소자의 층간 절연막 형성 방법
KR20010010919A (ko) * 1999-07-23 2001-02-15 김영환 반도체 소자의 층간절연막 형성방법
KR20010045420A (ko) * 1999-11-05 2001-06-05 박종섭 반도체 소자의 층간절연막 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01129460A (ja) * 1987-11-14 1989-05-22 Ricoh Co Ltd 薄膜トランジスタの製造方法
KR19980053667A (ko) * 1996-12-27 1998-09-25 김영환 반도체 소자의 층간 절연막 형성 방법
KR20010010919A (ko) * 1999-07-23 2001-02-15 김영환 반도체 소자의 층간절연막 형성방법
KR20010045420A (ko) * 1999-11-05 2001-06-05 박종섭 반도체 소자의 층간절연막 형성 방법

Also Published As

Publication number Publication date
KR20010056992A (ko) 2001-07-04

Similar Documents

Publication Publication Date Title
US8232176B2 (en) Dielectric deposition and etch back processes for bottom up gapfill
US6949447B2 (en) Method for fabricating isolation layer in semiconductor device
KR20050017585A (ko) 고밀도 플라즈마 증착법을 이용한 갭필 방법
EP1872395A2 (en) A method of manufacturing a semiconductor device
JP2002539640A (ja) 半導体ウェーハ上のギャップの充填方法
US20050136686A1 (en) Gap-fill method using high density plasma chemical vapor deposition process and method of manufacturing integrated circuit device
KR100365890B1 (ko) 샐로우트렌치분리구조를 형성하는 방법
US20070190742A1 (en) Semiconductor device including shallow trench isolator and method of forming same
US20080305609A1 (en) Method for forming a seamless shallow trench isolation
KR100713112B1 (ko) 2층 배면 실-포함 웨이퍼 및, 웨이퍼 상의 2층 lto 배면 실 형성 방법
KR100547243B1 (ko) 반도체 소자의 층간절연막 형성 방법
US6169040B1 (en) Method of manufacturing semiconductor device
KR100623595B1 (ko) 반도체 소자의 층간절연막 평탄화 방법
CN1169207C (zh) 浅凹槽隔离结构的制造方法
KR100257764B1 (ko) 반도체 장치의 소자 분리막 형성방법
KR20010010919A (ko) 반도체 소자의 층간절연막 형성방법
KR100620158B1 (ko) 반도체 소자의 컨택트 형성방법
KR20000044890A (ko) 반도체 소자의 플로우-필 박막을 이용한 층간 절연막형성 방법
KR20060083249A (ko) 플래쉬 메모리소자의 소자분리막 형성방법
KR100437541B1 (ko) 반도체소자의소자분리절연막형성방법
KR100369338B1 (ko) 반도체 소자의 콘택홀 형성 방법
JPH05291415A (ja) 半導体装置の製造方法
TWI223331B (en) Dielectric film
KR100883135B1 (ko) 반도체 소자의 층간절연막 형성방법
KR20050067559A (ko) 반도체 소자의 층간절연막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee