JP2002539640A - 半導体ウェーハ上のギャップの充填方法 - Google Patents

半導体ウェーハ上のギャップの充填方法

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Abstract

(57)【要約】 半導体ウェーハ（２）上のギャップ（１）を誘電材料（３，８）で充填する方法は、５００〜７００℃の範囲の温度を有するプラズマエンハンスド化学蒸着（ＰＥＣＶＤ）プロセスを使用する。堆積の結果として例えばシャロートレンチアイソレーション又はプレメタル誘電体技術のギャップは、任意のボイドを有さずに均質に充填される。堆積は、第二高周波信号の適用で改善される。

Description

【発明の詳細な説明】
【０００１】 本発明は、高められた温度で、プラズマ及び真空条件下に、ＣＶＤ堆積を実施
するためのＣＶＤ処理装置を用いて、半導体ウェーハ上のギャップを誘電材料で
充填する方法に関する。
【０００２】 集積半導体回路の製造のためのプロセス技術は、半導体ウェーハ表面上のギャ
ップを充填するのを必要とする。ウェーハには、特定の処理工程が実行された後
に、多様な集積回路素子が組み込まれる。ギャップを充填する必要性は、特に０
．２５μｍ以下のデザインルールを有する半導体ウェーハの製造に当てはまる。
ギャップは、シャロートレンチアイソレーション技術(shallow trench isolatio
n technique、STI)による絶縁目的のためにトランジスタ間に配置されていてよ
く、又はメタライゼーションプロセス工程（プレメタル誘電体；premetal diele
ctric、PMD）を予め行う(preceed)ポリシリコン信号ワイヤ間に配置されていて
よい。ギャップを充填するための誘電材料は、例えばＳｉＯ２、ＢＰＳＧ、ＰＳ
Ｇ、ＢＳＧ、ＳｉＮ等のような任意の公知の誘電材料であってよい。
【０００３】 ＩＣを製造するための公知方法において、ギャップを充填するためにかなり複
雑か又は非効率的なＣＶＤ堆積プロセスが使用されていた。例えば、約３５０〜
４００℃でのシラン／アルゴンガス混合物をベースとする高密度プラズマ（ＨＤ
Ｐ）−ＣＶＤリアクターは、同時の酸化物堆積及びスパッタリングを使用するの
に利用される。６００℃でのシラン−ヘリウム混合物をベースとするＨＤＰ−Ｃ
ＶＤプロセスも、ギャップを充填するのに使用される。しかしながら、ヘリウム
は極めて軽いイオンであり、かつそのスパッタ効率は殆どゼロである。このこと
は、ギャップの逆さまの充填をまねく。
【０００４】 別のプロセスは、後堆積リフロー、例えばホウ素−リン−シランをベースとす
るガラス（ＢＰＳＧ）又はテトラエチルオルトシリケート（ＴＥＯＳ）の堆積及
び引き続き８５０℃でのアニールを使用する。更に別の方法は、例えば低圧（Ｌ
Ｐ）−ＣＶＤリアクター中で、７５０℃を超えるガラス転移温度を上回るその場
でのリフローを使用し；ガラス自体が流動する。約４００〜６００℃でのガラス
転移温度未満で、大気圧以下（ＳＡ）−ＣＶＤリアクターが使用される。ＳＡＣ
ＶＤリアクターは、一般に２０〜６００トル（≒２．７〜８０ｋＰａ）の範囲内
の圧力で操作する。
【０００５】 ＨＤＰ−ＣＶＤリアクターは、極めて低い圧力、典型的には１〜２５ミリトル
(mTorr)（≒０．１３〜３．３Ｐａ）の範囲内で操作する。反応室はかなり費用
がかかる。ＳＡＣＶＤリアクターは、攻撃的なオゾン分子を使用する。ウェーハ
の所要時間はかなり遅いので、多数のＳＡＣＶＤリアクターは、並列で操作しな
ければならない。従って、ＨＤＰ−ＣＶＤ又はＳＡＣＶＤをベースとするプロセ
スは相当に費用がかかる。
【０００６】 米国特許第５６４３６４０号明細書には、ギャップ又はボイドを充填するため
のプラズマエンハンスド（ＰＥ）−ＣＶＤ堆積を用いるフッ素ドープリンケイ酸
塩ガラスプロセス（ＦＰＳＧ）が開示されている。ギャップは高いアスペクト比
を有していてよい。プロセスは４００〜５００℃の温度で実施される。しかしな
がら、フッ素の使用は、ゲート酸化物が汚染され、損傷されうるか又はフッ素が
更に酸化されうるという欠点を有する。フッ素ドープ堆積材料は、サブクォータ
ーミクロンプロセス技術のラインレベルのより下部フロントエンドにおいて望ま
しくない。
【０００７】 本発明の対象は、安い費用で、大方ボイドを有しない誘電材料でのギャップの
充填を提供する、半導体ウェーハ上のギャップを充填するための改善された方法
を提供することである。
【０００８】 この目的は、請求項１の特徴部による方法により解決される。
【０００９】 本発明の方法は、５００℃を上回る高められた温度でのプラズマエンハンスド
（ＰＥ）−ＣＶＤ堆積装置を使用する。特に、温度は５００〜７００℃の範囲内
にある。そのようなＰＥＣＶＤプロセスにおいて、ハロゲンイオン又はラジカル
を使用する必要はない。本発明によるＰＥＣＶＤ堆積プロセスは、任意の一般的
な誘電材料、例えばＳｉＯ２、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＳｉＮに適用可能で
あり、かつギャップのコンフォーマル充填を提供する。ＰＥＣＶＤ反応室は妥当
な温度及び真空圧で操作するので、リアクターの費用はＨＤＰ−ＣＶＤ装置のそ
れを下回る。ＰＥＣＶＤリアクターのスループットは、ＳＡＣＶＤリアクターよ
りも高い。実際に、本発明によるＰＥＣＶＤ室はＨＤＰ−ＣＶＤ室の約半分の費
用で済み、かつＳＡＣＶＤ室のほぼ２倍のスループットを有する。
【００１０】 有利に５００〜７００℃にある反応温度は、半導体ウェーハを支えるレセプタ
ー下に配置されたセラミック加熱素子により生じる。真空は真空ポンプにより発
生する。圧力は１００ミリトル〜１０トル（≒０．０１３〜１．３ｋＰａ）であ
る。
【００１１】 室中のプラズマガスは、高周波信号により発生する。信号は、１０ＭＨｚを上
回る周波数、有利に１３．５ＭＨｚを有する。高周波信号は、ウェーハの前面の
向かい側の室中に結合されている。本発明の好ましい実施態様によれば、第二の
高周波信号も室中に結合されている。第二高周波信号は、１００ｋＨｚ未満、有
利に約１０ｋＨｚの周波数を有する。このことは、高周波信号の２つの周波数が
、少なくとも２桁分異なることを意味する。第一高周波信号は数百ワットの仕事
率を有する。第二高周波信号はより低い仕事率で適用される。双方の信号は、室
中に異なる結合手段を通して又は同じ結合手段を通して適用される。
【００１２】 室中の反応ガス組成物は、任意の公知の種類であってよい。高い温度のために
、ハロゲン成分又はオゾンのようなラジカル成分の添加は必要ない。反応ガス又
は前駆物質ガス組成物は、次の組成の１つを有する： 堆積すべき 誘電材料 前駆物質 ＳｉＯ２ ＴＥＯＳ、Ｏ２、Ｎ２又は ＳｉＨ４、Ｎ２Ｏ、Ｎ２ ＳｉＮ ＳｉＨ４、Ｎ２Ｏ、ＮＨ３、Ｎ２ ＢＳＧ ＴＥＯＳ、ＴＥＢ、Ｏ２、Ｎ２又は ＳｉＨ４、Ｂ２Ｈ６、Ｎ２Ｏ、Ｎ２ ＰＳＧ ＴＥＯＳ、ＴＥＰＯ、Ｏ２、Ｎ２又は ＳｉＨ４、ＰＨ３、Ｎ２Ｏ、Ｎ２ ＢＰＳＧ ＴＥＯＳ、ＴＥＢ、ＴＥＰＯ、Ｏ２、Ｎ２又は ＳｉＨ４、ＰＨ３、Ｂ２Ｈ６、Ｎ２Ｏ、Ｎ２ ＢＳＧ／ＰＳＧ／ＢＰＳＧ：ホウケイ酸塩ガラス／リンケイ酸塩ガラス／ホウリ
ンケイ酸塩ガラス ＴＥＢ：ホウ酸トリエチル ＴＥＰＯ：リン酸トリエチル 本発明による方法により処理すべき半導体ウェーハは、充填すべき半導体ウェ
ーハの表面上にギャップを有する。ギャップは、例えば任意のドライエッチング
技術により、シリコン基板中にエッチングしておいたシャロートレンチであって
よい。トレンチは、同じ種類のトランジスタを互いに分離かつ絶縁するのに使用
する。このレイアウト構造は、一般にシャロートレンチアイソレーション（ＳＴ
Ｉ）と呼ばれる。
【００１３】 本発明の適用の別の分野は、ポリシリコン配線構造により設けられたギャップ
を充填することである。ポリシリコン、ケイ化タングステン及び窒化タングステ
ンからなる多層構造は、それぞれのプロセス工程の間にウェーハの上部に堆積さ
れる。局所的結線、例えばＤＲＡＭのゲート電極結線及びトレンチキャパシタ結
線を生じさせるためのパターン化後に、ギャップは、多層ポリシリコン配線構造
間に取り残されたままである。ギャップは、本発明のＰＥＣＶＤプロセスにより
誘電材料で充填されるべきである。ポリシリコン構造中のギャップは、１７まで
の高いアスペクト比を有する。充填された平坦なポリシリコン−誘電体表面上に
、配線のための金属層が更に堆積されて存在する。従って、上述の誘電体は、プ
レメタル誘電体（ＰＭＤ）として公知である。
【００１４】 本発明によるＰＥＣＶＤ堆積プロセスの条件下で、反応性分子は、高められた
温度のために十分高い移動性を有するので、これらの分子はギャップのボトムに
達してそこで堆積する。コーナー効果、即ち分子が最初にギャップの上部エッジ
で堆積する現象は、高められた温度のために、分子のより高い移動性により減少
する。反応室中に結合した第二高周波は、ギャップの上部エッジでスパッタ効果
を引き起こす。即ち、その場所で堆積する傾向にある分子は、第二高周波信号の
適用により再びゆるめられる。
【００１５】 本発明は、以下の図面に関して更に記載される。
【００１６】 異なる図中のそれぞれの素子は、同じ参照記号により印付けされている。充填
すべきギャップ１は、半導体ウェーハ２の表面の上部に配置されている同じ種類
の２つのＣＭＯＳ−トランジスタ間のギャップである。トランジスタ間の結合を
防止するために、トランジスタ間の基板は、トレンチ１により遮断されている。
この技術は、シャロートレンチアイソレーション（ＳＴＩ）と呼ばれる。図１は
、約４００℃で運転する先行のＰＥＣＶＤ堆積プロセスの適用を示している。双
方の例におけるギャップ充填材料は、例えば二酸化ケイ素（ＳｉＯ２）からなる
。堆積プロセスの過程の間に、二酸化ケイ素はウェーハ表面上に成長する。これ
は、その後の時間点での堆積された材料の生じた厚さを示している連続した層３
ａ、３ｂ、３ｃ、３ｄにより図示されている。通常のＰＥＣＶＤ反応パラメータ
下に、ギャップ１の上部エッジ４での堆積速度が、ギャップ１の側壁５で又はボ
トム６でよりも高いことに注意すべきである。結果として、ＳｉＯ２はボトム６
でよりもギャップ１の上部エッジ４でより速く成長する。その結果、ギャップが
いっぱいにかつ均質に充填される前に、ギャップは上部表面で閉じる。ボイド７
はギャップの中心に取り残されている。
【００１７】 本発明によるＰＥＣＶＤ堆積プロセスは、高いアスペクト比を有するギャップ
でさえも任意のボイドを有しないギャップの均質な充填を提供する。図２によれ
ば、半導体ウェーハは、ウェーハを収容するレセプター上にＰＥＣＶＤ堆積装置
の反応室中に挿入される。室は、堆積プロセス中に真空ポンプにより１００ミリ
トル〜１０トル（≒０．０１３〜１．３ｋＰａ）の圧力まで排気される。室は、
ＳｉＯ２堆積のためのＴＥＯＳ、Ｏ２、Ｎ２又はＳｉＨ４、Ｎ２Ｏ、Ｎ２からな
る反応ガス組成物を含有する。室は、５００℃を上回る温度、例えば６００℃ま
で加熱される。加熱は、レセプター下のセラミック加熱素子により実施される。
例えば１３．５６ＭＨｚのＲＦ信号は、プラズマを発生するために室中に結合し
ている。有利に、１００ｋＨｚを有する第二ＲＦ信号も、室中に結合している。
第一ＲＦ信号及び第二ＲＦ信号の仕事率はそれぞれ、２００ｍｍシングルウェー
ハリアクターでは１００〜１０００Ｗである。堆積プロセスの過程の間に、分子
はウェーハの表面上に平らに堆積する。ＳｉＯ２層の成長速度は殆ど堆積の全て
の場所で同じである。ギャップ１の上部エッジ４、側壁５、及びボトム６での成
長速度はおおよそ同じ大きさにある。このために、上部エッジ４でのコーナー丸
み付け効果が消えた。その高い移動性のために、反応ガス分子は、ギャップへと
達し、かつ殆ど同じ速度でそのボトム及びその側壁上に等しく堆積する。従って
、ギャップは、任意のボイドを有さずにＳｉＯ２で均質に充填される。図２中で
、連続した時間で堆積されたＳｉＯ２を示している層８ａ、…、８ｅは、コーナ
ー効果を有しない。しかしながら、堆積の終わりにギャップ１の上の中心に位置
する小さなノッチが残留する。ノッチは、引き続くポリシングの工程中に平坦化
される。ノッチは、ウェーハ表面の平坦性に著しい影響を及ぼさず、かつ更なる
処理に無視されてもよい。
【００１８】 第二ＲＦ信号の適用はギャップ充填挙動を改善する。第二ＲＦ信号はスパッタ
効果を供給するので、コーナー領域４での材料堆積は直ちに、再びスパッタオフ
される。
【００１９】 結論として、本発明は、均質でボイドを有しないようにした半導体ウェーハの
表面上のギャップを誘電材料で充填するための特別なＰＥＣＶＤ堆積プロセスを
提供する。ＰＥＣＶＤの性質のために、このプロセス用機器は先行技術のギャッ
プ充填技術と比較して相対的に安価であり、かつ高い処理量を有している。
【図面の簡単な説明】
【図１】 先行技術により充填されたギャップの略示図。
【図２】 本発明により充填されたギャップの略示図。
【符号の説明】
１ ギャップ、 ２ 半導体ウェーハ、 ３ａ〜３ｄ 層、 ４ 上部エッジ
、 ５ 側壁、 ６ ボトム、 ７ ボイド、 ８ａ〜８ｅ 層
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年４月２６日（２００１．４．２６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】 米国特許第５６４３６４０号明細書には、ギャップ又はボイドを充填するため
のプラズマエンハンスド（ＰＥ）−ＣＶＤ堆積を用いるフッ素ドープリンケイ酸
塩ガラスプロセス（ＦＰＳＧ）が開示されている。ギャップは高いアスペクト比
を有していてよい。プロセスは４００〜５００℃の温度で実施される。しかしな
がら、フッ素の使用は、ゲート酸化物が汚染され、損傷されうるか又はフッ素が
更に酸化されうるという欠点を有する。フッ素ドープ堆積材料は、サブクォータ
ーミクロンプロセス技術のラインレベルのより下部フロントエンドにおいて望ま
しくない。 米国特許第５２０４１３８号明細書には、フッ素化された窒化ケイ素膜のため
のプラズマエンハンスドＣＶＤプロセスが開示されている。このプロセスは、３
００〜６００℃の温度で、約２〜１０トルで運転する。フッ素化された窒化物膜
は、シリコントレンチ構造上で高いコンフォーマル性を示す。 国際特許出願公表第９７／２４７６１号明細書には、２工程のアプローチでト
レンチを充填する、ボイド不含のトレンチ−フィルプロセスが開示されている。
第一工程は、ウェーハ上に二酸化ケイ素の保護層をトレンチ中に堆積させること
を含む。第二工程は、保護層上に二酸化ケイ素のトレンチ−フィル層を形成させ
ることを含む。２つの工程は、ウェーハに対して異なるＲＦバイアスレベルを使
用する。トレンチ−フィルの間にウェーハの温度は、約２００℃〜約７００℃の
範囲内に維持される。 米国特許第５３５６７２２号明細書において、ＰＥＣＶＤ ＴＥＯＳ堆積のＲ
Ｆ仕事率は、１３．５６ＭＨｚの周波数又は１００〜４５０ｋＨｚの範囲内のよ
り低い周波数で使用されることができる。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA34 AA44 AA46 AA49 AA70 DA04 DA23 5F033 HH04 HH28 HH34 MM07 MM08 RR04 RR06 RR13 RR14 RR15 SS04 SS15 XX01 XX34 5F058 BA09 BD02 BD04 BD10 BF07 BF23 BF25 BF29 BF36 BJ06

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウェーハ上のギャップを誘電材料で充填する方法にお
    いて、次の工程： − 前記の半導体ウェーハ（２）をプラズマエンハンスド化学蒸着処理装置の反
    応室中に挿入し、 − プラズマ条件下及び真空条件下にＣＶＤ堆積を実施して、前記の誘電材料（
    ３ａ，…，３ｄ；８ａ，…，８ｅ）を前記の半導体ウェーハ（２）上に堆積させ
    、 − ５００℃を上回る温度でＣＶＤ堆積の工程を実施する ことを含むことを特徴とする、半導体ウェーハ上のギャップを誘電材料で充填す
    る方法。
  2. 【請求項２】 前記装置の前記反応室中の前記の温度が５００℃〜７００℃
    の範囲内にある、請求項１記載の方法。
  3. 【請求項３】 前記装置の前記反応室中のガス圧が１００ミリトル〜１０ト
    ル（≒０．０１３〜１．３ｋＰａ）の範囲内にある、請求項１又は２記載の方法
    。
  4. 【請求項４】 前記室中に第一高周波信号及び第二高周波信号を結合しかつ
    前記の高周波信号に応じてプラズマを発生させる工程を含み、その際、前記の第
    二高周波信号は、前記の第一高周波信号の周波数よりも少なくとも２桁分低い周
    波数を有する、請求項１から３までのいずれか１項記載の方法。
  5. 【請求項５】 前記の第一周波数が１０ＭＨｚより高く、かつ前記の第二周
    波数が１００ｋＨｚより低い、請求項４記載の方法。
  6. 【請求項６】 前記室は、ＣＶＤ堆積の工程中にＴＥＯＳ、ＳｉＨ４、ＴＥ
    Ｂ、Ｂ２Ｈ６、ＴＥＰＯ、ＰＨ３、Ｏ２、Ｎ２Ｏ、ＮＨ３、Ｎ２からなる群の任
    意のガスを含有する反応ガス組成物で充填される、請求項１から５までのいずれ
    か１項記載の方法。
  7. 【請求項７】 前記の誘電材料（３ａ，…，３ｄ；８ａ，…，８ｅ）で充填
    すべき前記の半導体ウェーハ（２）上の前記ギャップを、前記の半導体ウェーハ
    （２）上のトランジスタ間に形成させる、請求項１から６までのいずれか１項記
    載の方法。
  8. 【請求項８】 前記の誘電材料で充填すべき前記の半導体ウェーハ上の前記
    ギャップを、前記の半導体ウェーハの上部のメタライゼーション層の部分間に形
    成させる、請求項１から６までのいずれか１項記載の方法。
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