JP2004165405A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】例えばキャパシタの下部電極の開口に起因した漏れ電流を防止する。
【解決手段】ルテニウムから成る下部電極１１は例えば形成時のボイドに起因する開口を有している。下部電極１１の上面上には開口の入り口を塞ぐように酸化ルテニウム膜１４が配置されており、該膜１４は下部電極１１を酸化することによって形成される。同様に、ルテニウムから成るプラグ本体８１の開口の入り口を塞ぐように酸化ルテニウム膜８４１が配置されている。
【選択図】 図１
【解決手段】ルテニウムから成る下部電極１１は例えば形成時のボイドに起因する開口を有している。下部電極１１の上面上には開口の入り口を塞ぐように酸化ルテニウム膜１４が配置されており、該膜１４は下部電極１１を酸化することによって形成される。同様に、ルテニウムから成るプラグ本体８１の開口の入り口を塞ぐように酸化ルテニウム膜８４１が配置されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置及びそれの製造方法に関し、より具体的には例えばピラー（ｐｉｌｌａｒ）型キャパシタの下部電極等の開口に起因した不具合を防止して、半導体装置の信頼性を向上させる技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリデバイスは例えばピラー（ｐｉｌｌａｒ）型キャパシタを含んでおり、従来、ピラー型キャパシタは次のように製造される。まず、層間膜に穴を開け、キャパシタの下部電極用の膜を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成して当該穴を埋める。その後、下部電極用膜が穴内にのみ残るように例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理やドライエッチング処理を実施する。層間膜の一部あるいは全部を除去し、処理後に残った膜が下部電極になる。そして、下部電極を覆うようにキャパシタを成す誘電体膜及び上部電極を順次に形成することにより、ピラー型キャパシタが完成する。
【０００３】
なお、メモリデバイスのキャパシタは例えば特許文献１〜３において紹介されている。
【０００４】
【特許文献１】
特開２０００−２２３６７１号公報 （図１１）
【特許文献２】
特開２０００−１５６４７６号公報 （図２０〜図３０）
【特許文献３】
特開２０００−２５２４４１号公報 （図２及び図３）
【０００５】
【発明が解決しようとする課題】
上述のように、従来の製造方法では例えばＣＶＤ法によって層間膜の穴に下部電極用の膜を埋め込む。このとき、成膜が進むにつれて穴のアスペクト比は上がる（成膜の終期では無限大になると捉えられる）ため、形成した下部電極用膜において穴内にボイドが発生してしまう。なお、ボイドは穴の当初のアスペクト比が大きいほど発生しやすい。ボイドを有する下部電極用膜にその後のＣＭＰ処理等を施すと、ボイドは下部電極の露出表面に現れて該電極に開口を形成する。キャパシタの誘電体膜及び上部電極は開口内にも形成されるが、これらの膜を十分な厚さで以て開口内に形成するのは困難である。このため、開口内では誘電体膜が局所的に薄くなり、この薄い部分を介して上部電極と下部電極との間に漏れ電流が流れてしまう。つまり、キャパシタとしての電荷保持特性が得られなくなってしまう。なお、ここではピラー型キャパシタを例に挙げたが、一般的に開口内に膜を形成する場合には種々の問題が生じる。
【０００６】
この発明はかかる点に鑑みてなされたものであり、例えばピラー型キャパシタの下部電極の開口に起因した上述の不具合を防止して、半導体装置の信頼性を向上させることを目的とする。
【０００７】
【課題を解決するための手段】
この発明によれば、半導体装置は下部電極と上部電極と誘電体膜とを含み、更に下部電極の材料を組成の一部として含む導電体又は絶縁体を含んでいる。下部電極は上面及び側面を有すると共に上面に開口を有している。導電体又は絶縁体は上記開口内において入り口付近に少なくとも配置されている。誘電体膜は下部電極の上面及び側面に対面するように配置されており、上部電極は誘電体膜を介して下部電極に対面するように配置されている。
【０００８】
あるいは、この発明によれば、半導体装置は下部電極と上部電極と誘電体膜とを含み、更に絶縁体を含んでいる。下部電極は開口を有しており、当該開口を埋め尽くすことなく開口の底部に絶縁体が配置されている。誘電体膜は上記開口を埋め尽くすことなく絶縁体上及び下部電極上に配置されており、上部電極は誘電体膜上に配置されている。
【０００９】
あるいは、この発明によれば、半導体装置は層間膜とプラグとを含んでおり、当該プラグはプラグ本体と当該プラグ本体の材料を組成の一部として含む導電体とを含んでいる。層間膜は穴を有している。プラグ本体は上記穴の入り口に開口を有して該穴内に配置されており、導電体がプラグ本体の開口を塞ぐように上記穴内及び該穴の外に配置されており、又、層間膜には接しないように配置されている。
【００１０】
また、この発明によれば、半導体装置の製造方法は次の工程（ａ）〜（ｄ）を含んでいる。工程（ａ）では層間膜を形成し、当該層間膜を開口して穴を形成する。工程（ｂ）では層間膜上に導電膜を形成して上記穴内に当該導電膜を配置する。工程（ｃ）では導電膜のうちで穴の外の部分を除去して層間膜を露出させる。工程（ｄ）では導電膜の露出表面を酸化、シリサイド化、又は、窒化して酸化膜、シリサイド膜、又は、窒化膜を形成する。
【００１１】
あるいは、この発明によれば、キャパシタを含んだ半導体装置の製造方法は次の工程（ｉ）〜（ｐ）を含んでいる。工程（ｉ）では層間膜を形成し、当該層間膜を開口して穴を形成する。工程（ｊ）では上記穴内の露出表面に沿って導電膜を形成する。工程（ｋ）では上記穴を埋めるように導電膜上に絶縁体を形成する。工程（ｌ）では導電膜のうちで穴の外の部分を除去して層間膜を露出させることにより、導電膜からキャパシタの下部電極を形成する。工程（ｍ）では上記穴に対応する下部電極の開口の底部に絶縁体の一部を残すように絶縁体を除去する。工程（ｎ）では層間膜を除去して下部電極を露出させる。工程（ｏ）では工程（ｍ）及び（ｎ）の後に上記開口を埋め尽くすことなく絶縁体上及び下部電極上にキャパシタの誘電体膜を形成する。工程（ｐ）では誘電体膜上にキャパシタの上部電極を形成する。
【００１２】
【発明の実施の形態】
実施の形態１．
図１に実施の形態１に係る半導体装置１００を説明するための断面図を示し、図２に実施の形態１に係るキャパシタ構造ないしはキャパシタ１０を説明するための断面図を示す。なお、図２は図１の一部拡大図である。ここでは半導体装置１００としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例示するが、後述のキャパシタ１０等の適用はＤＲＡＭに限らない。
【００１３】
図１に示すように、半導体装置１００では、半導体基板１の素子形成領域内に、ＤＲＡＭのメモリセルを選択するための例えばＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のトランジスタ１１０が形成されており、トランジスタ１１０の一方のソース／ドレイン領域はプラグ１１１を介して配線（ビット線）１１２に接続されており、他方のソース／ドレイン領域はプラグ９を介してキャパシタ１０に接続されている。なお、トランジスタ１１０は例えばシリコン酸化膜から成る層間膜２に覆われており、上記要素１１０，１１１，１１２，９は層間膜２内に配置されている。
【００１４】
キャパシタ１０は層間膜２上に配置されており、例えばシリコン酸化膜から成る層間膜３で覆われている。なお、層間膜２，３間には例えばシリコン窒化膜から成り後述のようにストッパ膜としても働く層間膜８が配置されている。このとき、キャパシタ１０は層間膜２，３，８を総称した「層間膜」内に配置されていると捉えることができる。
【００１５】
なお、図１には、単一の素子形成領域内に配置された２つのトランジスタ１１０が、配線１１２に接続されるソース／ドレイン領域及びプラグ１１１を共有しており、又、上記２つのトランジスタ１１０に接続された２つのキャパシタ１０がキャパシタ誘電体膜１２及び上部電極１３を共有している場合を図示している。
【００１６】
半導体基板１の他の素子形成領域内にはＤＲＡＭの周辺回路用の例えばＭＩＳ型トランジスタ１２０が形成されており、トランジスタ１２０の各ソース／ドレイン領域はそれぞれプラグ１２１を介して配線又は配線中継部１２２に接続されている。これらの要素１２０，１２１，１２２は層間膜２に覆われている。
【００１７】
そして、配線１２２上には層間膜２，８，３に渡るビアホールないしはコンタクトホール８５Ａが形成されており、ビアホール８５Ａ内にはプラグ８０１が配置されている。なお、プラグ８０１については後述の実施の形態８で詳述する。プラグ８０１に接するように層間膜３の上面３Ｔ上には配線１３２が配置されている。
【００１８】
次に図２を参照してキャパシタ１０を説明する。キャパシタ１０はスタック（ｓｔａｃｋ）型のキャパシタであり、より具体的にはその中でもピラー（ｐｉｌｌａｒ）型と呼ばれる。キャパシタ１０は、下部電極１１と、上部電極１３と、両電極１１，１３間に配置されたキャパシタ誘電体膜１２と、を含んでいる。電極１１，１３は例えばルテニウム（Ｒｕ）から成り、誘電体膜１２は例えば酸化タンタル（Ｔａ２Ｏ５）から成る。特にキャパシタ１０は更に酸化ルテニウム膜（ないしは導電体）１４を含んでいる。なお、下部電極は「ストレージノード電極」とも呼ばれ、上部電極は「セルプレート電極」とも呼ばれる。
【００１９】
下部電極１１は、互いに対向する上面１１Ｔ及び下面１１Ｂと、両表面１１Ｔ，１１Ｂを繋ぐ側面１１Ｗと、を有する例えば円柱形をしている。下部電極１１の下面１１Ｂは層間膜２（図１参照）及び当該層間膜２内のプラグ９に接している。なお、下部電極１１は層間膜２（図１参照）上の層間膜ないしはストッパ膜８の開口（貫通孔）を介して層間膜２上に配置されており、換言すればストッパ膜８は下部電極１１の下面１１Ｂ付近において下部電極１１を取り囲むように（接するように）層間膜２上に配置されている。
【００２０】
下部電極１１はそれの上面１１Ｔに開いた凹部ないしは開口１１Ａを有している。開口１１Ａは下部電極１１の下面１１Ｂには達しておらず、下部電極１１を貫通してはいない。なお、図２では開口１１Ａの底部が急峻な場合を図示しているが、丸まっている場合もある。
【００２１】
特に、下部電極１１の上面１１Ｔ上には開口１１Ａの入り口を塞ぐように酸化ルテニウム膜１４が配置されている（積層されている）。なお、酸化ルテニウム膜１４は導電体であり、下部電極１１の材料であるルテニウムを組成の一部として含んでいる。酸化ルテニウム膜１４は、下部電極１１の上面１１Ｔ側から開口１１Ａに蓋をし且つ開口１１Ａに栓をするような形状を有している。具体的には、酸化ルテニウム膜１４は、開口１１Ａ内においてその入り口付近に配置されているのみならず、開口１１Ａ内全体に配置されており、更に、開口１１Ａ内から引き続いて下部電極１１の上面１１Ｔ上に延在している。なお、酸化ルテニウム膜１４は下部電極１１の上面１１Ｔ及び開口１１Ａ内の表面に接している。また、酸化ルテニウム膜１４の上面（下部電極１１と接する表面に対向した表面）１４Ｔは下部電極１１の上面１１Ｔ以上の高いレベルにあり、すなわち開口１１Ａ内に落ち込んではいない。
【００２２】
後述の製造方法から明らかになるが、酸化ルテニウム膜１４は、下部電極１１の上面１１Ｔの全面に接しており、下部電極１１の側面１１Ｗになめらかに（段差無く）続く側面を有している（つまり酸化ルテニウム膜１４は下部電極１１と同じ平面パターンを有している）。なお、図２には開口１１Ａが完全に充填されている場合を図示しているが、開口１１Ａの例えば底部に空洞があっても構わない（後述の図９の酸化ルテニウム膜２４を参照）。
【００２３】
そして、下部電極１１の上面１１Ｔ及び側面１１Ｗに対面するように誘電体膜１２が配置されており、更に誘電体膜１２を介して下部電極１１の上面１１Ｔ及び側面１１Ｗに対面するように上部電極１３が配置されている。詳細には、キャパシタ１０では、誘電体膜１２は酸化ルテニウム膜１４、下部電極１１（の側面１１Ｗ）及びストッパ膜８に接して延在しており、下部電極１１及び酸化ルテニウム膜１４を下部電極１１の上面１１Ｔ側から覆っている。そして、誘電体膜１２上に、下部電極１１及び酸化ルテニウム膜１４を覆うように上部電極１３が延在している。上述のように酸化ルテニウム膜１４の上面１４Ｔは開口１１Ａ内に落ち込んではいないので、誘電体膜１２及び上部電極１３は開口１１Ａ内に進入していない。なお、誘電体膜１２及び上部電極１３のうちでストッパ膜８上の部分の大きさは任意であり、かかる点は後述の図９のキャパシタ２０等においても同様である。
【００２４】
次に、図３〜図８の断面図を参照しつつキャパシタ１０の製造方法を説明する。まず、プラグ９を有する層間膜２（図１参照）までが形成された状態の基板を準備する。なお、かかる状態の基板ではプラグ９の上面が層間膜２から露出している。
【００２５】
そして、図３に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、層間膜２上にストッパ膜８（例えばシリコン窒化膜）及び層間膜１５（例えばシリコン酸化膜）をこの順序で形成する。なお、上述のようにストッパ膜８は層間膜としても働くので、膜８，１５を総称して「層間膜」とも呼ぶことができる。
【００２６】
次に、層間膜１５及びストッパ膜８を開口して穴１５Ａを形成する。具体的には、フォトリソグラフィ技術及びドライエッチング技術によって、層間膜１５に当該層間膜１５の露出面ないしは上面１５Ｔに開口した穴１５Ａを形成する。この際、ストッパ膜８がドライエッチング時のストッパ膜として働く。続いて、穴１５Ａ内に露出したストッパ膜８を除去し、これにより穴１５Ａを層間膜２（図１参照）の表面にまで到達させ、穴１５Ａ内にプラグ９の上面を露出させる。
【００２７】
その後、図４に示すように、例えばＣＶＤ法やＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、穴１５Ａを埋めるように層間膜１５上にルテニウム膜（ないしは導電膜）１１Ｐを形成する。そして、図５に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法やドライエッチバック法によってルテニウム膜１１Ｐのうちで穴１５Ａの外の部分を除去し、層間膜１５を露出させる。かかる除去工程後に穴１５Ａ内に残ったルテニウム膜１１が下部電極１１になる。なお、複数のキャパシタ１０を同時に形成する場合、当該除去工程によって各キャパシタ１０の下部電極１１が互いに分離される。
【００２８】
ここで、ルテニウム膜１１Ｐの形成時に穴１５Ａ内にボイドが形成され（図４参照）、且つ、当該ボイドがルテニウム膜１１Ｐの一部除去工程後に露出表面に現れた場合には、当該ボイドが上述の開口１１Ａになる。なお、ルテニウム膜１１Ｐ内のボイドは開口１１Ａに成りうるが、半導体装置１００内の全ての下部電極１１に開口１１Ａが発生するとは限らない。
【００２９】
次に、図６に示すように、熱酸化法（例えば酸化性雰囲気中における５５０℃〜８００℃の熱処理）によってルテニウム膜１１の露出表面、具体的には上面１１Ｔ及び開口１１Ａの内表面を酸化する。これにより、ルテニウム膜１１に接する酸化ルテニウム膜１４が形成される。このとき、酸化ルテニウム膜１４の形成時の体積膨張によって開口１１Ａが埋められ、開口１１Ａの入り口が塞がれる。
【００３０】
そして、図７に示すように少なくともルテニウム膜１１付近の層間膜１５をフッ化水素酸溶液等によって除去し、ルテニウム膜１１の側面１１Ｗを露出させる。この際、ストッパ膜８がウエットエッチング時のストッパ膜として働く。その後、図８に示すようにルテニウム膜１１、すなわち下部電極１１を覆うように誘電体膜１２を形成し、更に誘電体膜１２を覆うように上部電極１３を形成することにより、図２のキャパシタ１０が得られる。なお、図１に示すように複数のキャパシタ１０で誘電体膜１２及び上部電極１３を共有する場合、これらのキャパシタ１０に対して同時に誘電体膜１２及び上部電極１３を形成する。
【００３１】
さて、従来のキャパシタのように酸化ルテニウム膜１４が無ければ、開口１１Ａの底部付近に薄い誘電体膜１２が形成され当該薄い誘電体膜１２に起因して電極１１，１３間に漏れ電流が発生する。しかしながら、キャパシタ１０では酸化ルテニウム膜１４によって開口１１Ａ（の入り口）が塞がれており開口１１Ａの底部付近には誘電体膜１２及び上部電極１３が進入していないので、キャパシタ１０によればそのような漏れ電流を抑制・防止することができる。従って、キャパシタ１０は良好な電荷保持特性を有し、その結果、半導体装置１００の信頼性は従来のキャパシタを有する半導体装置に比べて高くなる。
【００３２】
このとき、従来のキャパシタでは開口内の誘電体膜を厚くするれば漏れ電流を抑制可能と考えられるが、開口の外の誘電体膜も厚くなってしまうのでキャパシタの容量低下を招いてしまう。これに対して、キャパシタ１０によれば、漏れ電流対策として誘電体膜１２を厚くする必要が無いので、そのような容量低下は惹起されない。
【００３３】
なお、上記特許文献１（特開２０００−２２３６７１号公報）には、ルテニウム膜を例えばスパッタ法やＣＶＤ法で全面的に形成し、フォトリソグラフィ技術を用いて当該膜をパターニングすることによって、下部電極を形成する技術が紹介されている。しかし、このような形成方法によればルテニウム膜には開口が生じ得ず、ルテニウム膜上に例えばシリコン酸化膜を形成した後に両膜をパターニングする技術が説明されているが、当該シリコン酸化膜はルテニウム膜の開口を塞ぐものではない。なお、シリコン酸化膜は組成の一部にルテニウムを含まない。また、該文献の［０１６８］段落には下部電極をルテニウム膜及び酸化ルテニウム膜の積層膜で形成可能であると述べられているが、該段落には酸化ルテニウム膜をルテニウム膜の酸化によって形成するという方法は紹介されていない。
【００３４】
実施の形態２．
図９に実施の形態２に係るキャパシタ２０を説明するための断面図を示す。なお、キャパシタ２０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【００３５】
キャパシタ２０は図２のキャパシタ１０の酸化ルテニウム膜１４を酸化ルテニウム膜２４に変えた構造を有しており、キャパシタ２０のその他の構成は図２のキャパシタ１０と基本的に同様である。図９に示すように酸化ルテニウム膜２４の形状は、図２の酸化ルテニウム膜１４が開口１１Ａの底部付近にまで到達しておらず開口１１Ａ内を完全には充填していない場合にあたる。なお、酸化ルテニウム膜２４の上面２４Ｔは酸化ルテニウム膜１４の上面１４Ｔ（図２参照）に対応する。
【００３６】
次に、図１０〜図１２の断面図を参照しつつキャパシタ２０の製造方法を説明する。まず、例えばキャパシタ１０の製造方法を用いて図５の状態の基板を得る。
【００３７】
そして、図１０に示すように、酸化性雰囲気中でのプラズマによって（いわゆるプラズマ酸化法によって）ルテニウム膜１１の露出表面を酸化する。これにより、ルテニウム膜１１に接する酸化ルテニウム膜２４が形成され、開口１１Ａの入り口が塞がれる。
【００３８】
その後、例えばキャパシタ１０の製造方法を用いて、層間膜１５を除去し（図１１参照）、誘電体膜１２を形成し（図１２参照）、上部電極１３を形成することにより、図９のキャパシタ２０が得られる。
【００３９】
酸化ルテニウム膜２４によってキャパシタ２０はキャパシタ１０と同様の効果を奏する。更に、プラズマ酸化法はキャパシタ１０の製造方法で用いる熱酸化法よりも低温プロセスなので、キャパシタ２０によれば、例えば、既に形成されている不純物層（トランジスタ１１０，１２０のソース／ドレイン領域等）のプロファイルが変化するのを抑制することができ、半導体装置１００の信頼性を高めることができる。
【００４０】
実施の形態３．
図１３に実施の形態３に係るキャパシタ３０を説明するための断面図を示す。なお、キャパシタ３０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【００４１】
キャパシタ３０は図２のキャパシタ１０の酸化ルテニウム膜１４を酸化ルテニウム膜３４に変えた構造を有しており、キャパシタ３０のその他の構成は図２のキャパシタ１０と基本的に同様である。
【００４２】
図１３に示すように酸化ルテニウム膜３４は、図２の酸化ルテニウム膜１４と同様の形状の部分と、下部電極１１の側面１１Ｗ上に配置された（側面１１Ｗに接する）部分と、を含んでいる。これら両部分は互いに結合しており、従って酸化ルテニウム膜３４は下部電極１１の上面１１Ｔ上から引き続き下部電極１１の側面１１Ｗ上にも配置されている（延在している）。酸化ルテニウム膜３４は、酸化ルテニウム膜１４の上面１４Ｔ（図２参照）に対応する上面３４Ｔを有している。なお、酸化ルテニウム膜３４において側面１１Ｗ上の部分の端部はストッパ膜８に接している。
【００４３】
酸化ルテニウム膜１４，３４の形状の違いに起因して、キャパシタ３０では誘電体膜１２は酸化ルテニウム膜３４及びストッパ膜８に接して延在している。このとき、誘電体膜１２は下部電極１１に接してはいないが、酸化ルテニウム膜３４を介して下部電極１１の上面１１Ｔ及び側面１１Ｗに対面している。また、上部電極１３は誘電体膜１２及び酸化ルテニウム膜３４を介して下部電極１１に対面している。
【００４４】
次に、図１４〜図１６の断面図を参照しつつキャパシタ３０の製造方法を説明する。まず、例えばキャパシタ１０の製造方法を用いて図５の状態の基板を得る。
【００４５】
既述のキャパシタ１０の製造方法では酸化ルテニウム膜１４の形成工程及び層間膜１５の除去工程をこの順序で実施するが、キャパシタ３０の製造方法ではこれらの工程を順序を入れ替えて実施する。すなわち、酸化ルテニウム膜３４の形成前に層間膜１５を除去する。具体的には、図１４に示すように、少なくともルテニウム膜１１付近の層間膜１５を除去して、ルテニウム膜１１の側面１１Ｗを露出させる。その後、図１５に示すように、例えば熱酸化法によってルテニウム膜１１の露出表面、すなわち上面１１Ｔ、側面１１Ｗ及び開口１１Ａの内表面を酸化する。これにより、ルテニウム膜１１に接する酸化ルテニウム膜３４が形成される。このとき、酸化ルテニウム膜３４によって開口１１Ａが埋められ、開口１１Ａの入り口が塞がれる。
【００４６】
その後、例えばキャパシタ１０の製造方法を用いて、誘電体膜１２を形成し（図１６参照）、上部電極１３を形成することにより、図１３のキャパシタ３０が得られる。
【００４７】
酸化ルテニウム膜３４によってキャパシタ３０はキャパシタ１０と同様の効果を奏し、更に次のような効果も得られる。誘電体膜１２において両電極１１，１３間の部分は、図２のキャパシタ１０ではルテニウムから成る下部電極１１及び酸化ルテニウム膜１４の両方に接しているのに対して、キャパシタ３０では酸化ルテニウム膜３４に接するのみである。このため、キャパシタ３０によれば誘電体膜１２は単一の下地上に形成されるので、誘電体膜１２として例えば結晶性材料を用いる場合に該膜１２を均質に（局所的に特性が変化しないように）形成可能である。その結果、半導体装置１００の信頼性を高めることができる。
【００４８】
なお、下地として酸化ルテニウムとルテニウムとのいずれがより好ましいか、すなわち酸化ルテニウムとルテニウムとのいずれの表面が広いかという観点から、キャパシタ１０，３０や後述の図４２に示すキャパシタ９０等を選択してもよい。
【００４９】
上述の説明では酸化ルテニウム膜３４の形成に熱酸化法を用いたが、プラズマ酸化法を用いることも可能である。
【００５０】
実施の形態４．
図１７に実施の形態４に係るキャパシタ４０を説明するための断面図を示す。なお、キャパシタ４０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【００５１】
キャパシタ４０は図２のキャパシタ１０の酸化ルテニウム膜１４をルテニウムシリサイド膜４４に変えた構造を有しており、キャパシタ４０のその他の構成は図２のキャパシタ１０と基本的に同様である。なお、ルテニウムシリサイド膜４４は、酸化ルテニウム膜１４の上面１４Ｔ（図２参照）に対応する上面４４Ｔを有している。図１７ではルテニウムシリサイド膜４４が図２の酸化ルテニウム膜１４と同様の形状の場合を図示しているが、ルテニウムシリサイド膜４４は図９の酸化ルテニウム膜２４と同様に開口１１Ａの底部付近にまで到達していなくても構わない。
【００５２】
次に、図１８〜図２２の断面図を参照しつつキャパシタ４０の製造方法を説明する。まず、例えばキャパシタ１０の製造方法を用いて図５の状態の基板を得る。
【００５３】
そして、図１８に示すように、ルテニウム膜１１の露出表面上及び層間膜１５の露出表面上に、例えばＣＶＤ法やＰＶＤ法によってシリコン膜４６を形成する。この際、開口１１Ａ内にもシリコン膜４６が堆積する。次に、図１９に示すように、シリコン膜４６とルテニウム膜１１とを反応させてルテニウムシリサイド膜４４を形成し、ルテニウムシリサイド膜４４によって開口１１Ａを塞ぐ。このとき、シリコン膜４６を開口１１Ａの少なくとも入り口付近に形成すればルテニウムシリサイド膜４４によって開口１１Ａは塞がれる。また、開口１１Ａの底部付近にシリコン膜４６が未反応のまま残っても構わない。なお、シリサイド反応を利用することによりルテニウムシリサイド膜４４は下部電極１１と同じ平面パターンに形成される。
【００５４】
その後、図２０に示すように、シリサイド反応が生じずに残っているシリコン膜４６（図１９参照）を、例えばドライエッチング法や薬液処理によって除去する。
【００５５】
その後、例えばキャパシタ１０の製造方法を用いて、層間膜１５を除去し（図２１参照）、誘電体膜１２を形成し（図２２参照）、上部電極１３を形成することにより、図１７のキャパシタ４０が得られる。
【００５６】
シリサイドルテニウム膜４４によってキャパシタ４０はキャパシタ１０と同様の効果を奏する。なお、上述の未反応のシリコン膜４６をパターニングすることにより当該膜４６から例えば配線やヒューズや抵抗体を形成することが可能である。換言すれば、そのような配線を形成するための工程とシリサイドルテニウム膜４４の形成工程とでシリコン膜４６の形成工程及び除去工程を共通化することができる。
【００５７】
なお、キャパシタ３０と同様に、下部電極１１の側面１１Ｗを露出させた後に、シリコン膜４６を形成し下部電極１１をシリサイド化しても良い。
【００５８】
実施の形態５．
図２３に実施の形態５に係るキャパシタ５０を説明するための断面図を示す。なお、キャパシタ５０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【００５９】
キャパシタ５０は図２のキャパシタ１０の下部電極１１及び酸化ルテニウム膜１４を下部電極５１及びシリコン窒化膜（ないしは絶縁体）５４にそれぞれ変えた構造を有しており、キャパシタ５０のその他の構成は図２のキャパシタ１０と基本的に同様である。
【００６０】
詳細には、図２３の下部電極５１はシリコンから成り、図２の下部電極１１と同様の形状を有している。なお、下部電極５１は、図２の下部電極１１の上面１１Ｔ、下面１１Ｂ、側面１１Ｗ及び開口１１Ａに対応する上面５１Ｔ、下面５１Ｂ、側面５１Ｗ及び開口５１Ａを有している。また、図２３のシリコン窒化膜５４は図２の酸化ルテニウム膜１４と同様の形状を有しており、酸化ルテニウム膜１４の上面１４Ｔに対応する上面５４Ｔを有している。なお、シリコン窒化膜５４は図９の酸化ルテニウム膜２４と同様に開口５１Ａの底部付近にまで到達していなくても構わない。
【００６１】
次に、図２４〜図２８の断面図を参照しつつキャパシタ５０の製造方法を説明する。まず、例えばキャパシタ１０の製造方法を用いて図３の状態の基板を得る。
【００６２】
その後、図２４に示すように、例えばＣＶＤ法によって、穴１５Ａを埋めるように層間膜１５上にシリコン膜（ないしは導電膜）５１Ｐを形成する。そして、図２５に示すように、例えばＣＭＰ法やドライエッチバック法によってシリコン膜５１Ｐのうちで穴１５Ａの外の部分を除去する。かかる除去工程後に穴１５Ａ内に残ったシリコン膜５１が下部電極５１になる。なお、複数のキャパシタ５０を同時に形成する場合、当該除去工程によって各キャパシタ５０の下部電極５１が互いに分離される。
【００６３】
このとき、キャパシタ１０等の製造方法と同様に、シリコン膜５１Ｐ内のボイドは開口５１Ａに成りうるが、半導体装置１００内の全ての下部電極５１に開口５１Ａが発生するわけではない。
【００６４】
次に、図２６に示すように、熱窒化（例えば窒化性雰囲気中における７５０℃〜９５０℃の熱処理）によってシリコン膜５１の露出表面、具体的には上面５１Ｔ及び開口５１Ａの内表面を窒化する。これにより、シリコン膜５１に接するシリコン窒化膜５４が形成される。このとき、シリコン窒化膜５４の形成時の体積膨張によって開口５１Ａが埋められ、開口５１Ａの開口入り口が塞がれる。
【００６５】
その後、例えばキャパシタ１０の製造方法を用いて、層間膜１５を除去し（図２７参照）、誘電体膜１２を形成し（図２８参照）、上部電極１３を形成することにより、図２３のキャパシタ５０が得られる。
【００６６】
シリコン窒化膜５４によってキャパシタ５０はキャパシタ１０と同様の効果を奏する。
【００６７】
上述の説明ではシリコン窒化膜５４の形成に熱窒化法を用いたが、プラズマ窒化法を用いることも可能である。プラズマ窒化法は熱窒化法よりも低温プロセスなので、キャパシタ２０と同様に、既に形成されている不純物層のプロファイルが変化するのを抑制することができ、半導体装置１００の信頼性を高めることができる。なお、酸化法やシリサイド反応を用いることにより、シリコン窒化膜５４に変えて、シリコン酸化膜やシリサイド膜を適用することも可能である。
【００６８】
実施の形態６．
図２９に実施の形態６に係るキャパシタ６０を説明するための断面図を示す。なお、キャパシタ６０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【００６９】
図２９に示すようにキャパシタ６０はスタック（ｓｔａｃｋ）型のキャパシタであり、より具体的にはその中でもクラウン（ｃｒｏｗｎ）型又は円筒型と呼ばれる。キャパシタ６０は、下部電極６１と、上部電極１３と、両電極６１，１３間に配置されたキャパシタ誘電体膜１２とを含んでおり、更に例えばシリコン酸化物から成る絶縁体６７を含んでいる。
【００７０】
下部電極６１は例えばシリコンから成り、円筒型ないしは器型をしている。ここでは、円筒型の凹部ないしは開口６１Ａが入り口から底部に向かうに従って狭くなる形状の場合を説明する。下部電極６１の内表面、すなわち開口６１Ａの内表面は粗面化されている。なお、図２の下部電極１１と同様に、下部電極６１は層間膜２（図１参照）上に配置されており、下部電極６１の底部は層間膜２内のプラグ９に接している。
【００７１】
下部電極６１の開口６１Ａ内の底部には例えばシリコン酸化物から成る絶縁体６７が配置されている。絶縁体６７は開口６１Ａを埋め尽くすことなく配置されている。すなわち、絶縁体６７の上面（開口６１Ａの入り口側の表面）６７Ｔは開口６１Ａの入り口の高さレベルには及んでいない。
【００７２】
そして、誘電体膜１２が下部電極６１及び絶縁体６７に対面しこれらの要素６１，６７を覆うように配置されており、更に誘電体膜１２を介して下部電極６１に対面しこれらの要素１２，６１を覆うように上部電極１３が配置されている。具体的にキャパシタ６０では、誘電体膜１２は下部電極６１、絶縁体６７及びストッパ膜８に接するように延在しており、下部電極６１及び絶縁体６７を覆っている。また、上部電極１３は誘電体膜１２に接し下部電極６１及び絶縁体６７を覆うように延在している。このとき、誘電体膜１２は下部電極６１、絶縁体６７及びストッパ膜８の表面に沿って延在しており、開口６１Ａ内に進入している。ただし、誘電体膜１２は開口６１Ａを埋め尽くしてはおらず、このため上部電極１３も開口６１Ａ内にも延在している。すなわち、キャパシタ６０では誘電体膜１２及び上部電極１３は下部電極６１の粗面化された表面に対面している。
【００７３】
次に、図３０〜図３６の断面図を参照しつつキャパシタ６０の製造方法を説明する。まず、プラグ９を含んだ層間膜２（図１参照）までが形成された状態の基板を準備する。なお、かかる状態の基板ではプラグ９の上面が層間膜２から露出している。
【００７４】
そして、既述のキャパシタ１０の製造方法と同様にして、図３０に示すように、層間膜２上にストッパ膜８及び層間膜１５をこの順序で形成し、その後、層間膜１５及びストッパ膜８を順に開口して穴６５Ａを形成する。これにより穴６５Ａ内にプラグ９の上面を露出させる。特に穴６５Ａは、層間膜１５の上面１５Ｔからストッパ膜８及びプラグ９に向かうに従って狭くなるように形成する。
【００７５】
その後、図３１に示すように、層間膜１５の上面１５上及び穴６５Ａの内表面上に例えばＣＶＤ法によって非晶質シリコン膜（ないしは導電膜）６１Ｐを形成する。このとき、穴６５Ａ内の露出表面に沿って且つ穴６５Ａ内を埋め尽くさないようにシリコン膜６１Ｐを形成することにより、シリコン膜６１Ｐのうちで穴６５Ａ内の部分（後に下部電極６１になる）によって器型が形作られることになる。そして、図３２に示すようにシリコン膜６１Ｐの露出表面を粗面化してシリコン膜６１Ｑを得る。具体的には、シリコンを含むガス、例えばジシラン（Ｓｉ２Ｈ６）ガスによって結晶成長核をシリコン膜６１Ｐ上に形成し、その後７５０℃〜８５０℃の熱処理を実施してシリコンをマイグレーションさせる。
【００７６】
次に、図３３に示すように、ＣＶＤ法やスピンコート法によってシリコン膜６１Ｑ上に絶縁体（例えばシリコン酸化膜）６７Ｐを形成して穴６５Ａを埋める。そして、図３４に示すように、シリコン膜６１Ｑ及び絶縁膜６７Ｐのうちで穴６５Ａの外の部分を例えばＣＭＰ法によって除去し、層間膜１５を露出させる。これにより、穴６５Ａ内に残ったシリコン膜６１が器型の下部電極６１になり、当該電極６１は穴６５Ａに対応の開口６１Ａを有する。また、開口６１Ａ内には絶縁体６７Ｐの一部が絶縁体６７Ｑとして残存する。なお、複数のキャパシタ６０を同時に形成する場合、当該除去工程によって各キャパシタ６０の下部電極６１が互いに分離される。
【００７７】
その後、図３５に示すように、フッ化水素酸溶液等によって層間膜１５及び絶縁体６７Ｑを除去する。特に、開口６１Ａの底部に絶縁体６７Ｑの一部を絶縁体６７として残すように絶縁体６７Ｑを除去する。また、層間膜１５は少なくとも下部電極６１付近の部分を除去して下部電極６１の外表面を露出させる。このとき、層間膜１５及び絶縁体６７Ｑは共にシリコン酸化膜から成るので、両要素１５，６７Ｑを一括して除去可能である。換言すれば、層間膜１５及び絶縁体６７Ｑは異なる材料であっても良く、そのような場合には両要素１５，６７Ｑを順次に除去すればよい（順序は問わない）。
【００７８】
そして、図３６に示すように、誘電体膜１２を下部電極１１及び絶縁体６７を覆うように形成する。この際、開口６１Ａを埋め尽くさないように絶縁体６７上及び下部電極６１上に誘電体膜１２を形成する。その後、誘電体膜１２上に上部電極１３を形成することにより、図２９のキャパシタ６０が得られる。
【００７９】
さて、絶縁体６７が無ければ、開口６１Ａの底部付近に薄い誘電体膜１２が形成され当該薄い誘電体膜１２に起因して電極６１，１３間に漏れ電流が発生する。しかしながら、キャパシタ６０では開口６１Ａの底部には絶縁体６７配置されており（これにより製造時においてはアスペクト比を下げられる）開口６１Ａの底部付近には誘電体膜１２及び上部電極１３が進入していないので、キャパシタ６０によればそのような漏れ電流を抑制・防止することができる。従って、キャパシタ６０は良好な電荷保持特性を有し、その結果、半導体装置１００は高い信頼性を有する。
【００８０】
かかる効果は、開口６１Ａが入り口から底部までほぼ同じ大きさの場合、及び／又は、開口６１Ａの内表面が粗面化されていない場合にも得られる。但し、開口６１Ａが入り口から底部に向かうに従って狭くなる場合、及び／又は、開口６１Ａの内表面が粗面化されている場合には、誘電体膜１２が薄くなりやすいので、上述の効果が顕著に発揮される。
【００８１】
なお、上記特許文献２（特開２０００−１５６４７６号公報）には円筒型の下部電極を有するキャパシタが紹介されているが、円筒内にはキャパシタ誘電膜以外の絶縁体は配置されていない。
【００８２】
実施の形態７．
図３７に実施の形態７に係るキャパシタ７０を説明するための断面図を示す。また、図３８にキャパシタ７０の製造方法を説明するための断面図を示す。なお、キャパシタ７０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【００８３】
既述のキャパシタ１０の製造方法では図６及び図７に示すように下部電極１１の周りの層間膜１５をストッパ膜８が露出するように除去する、すなわち厚さ方向において全て除去する。
【００８４】
これに対して、キャパシタ７０の製造方法では図３８に示すように層間膜１５を一部残す。その後、キャパシタ１０の製造方法と同様にして誘電体膜１２及び上部電極１３を順次に形成することにより、図３７のキャパシタ７０が得られる。このような製造方法に起因してキャパシタ７０の誘電体膜１２はストッパ膜８ではなく、残した層間膜１５に接する。
【００８５】
これによれば、残された層間膜１５によって下部電極１１を支えることができるので、当該電極１１の倒れや折れ等を防止することができる。すなわち、下部電極１１の高さが該電極１１を成す材料の強度に対して高すぎると下部電極１１が倒れたり折れたりしやすいが、上述の製造方法によればそのような事態を回避することができる。更に、残された層間膜１５によって誘電体膜１２とプラグ９との間の絶縁膜の量（厚さ）が増すので、誘電体膜１２の形成時の影響、例えば誘電体膜１２中の酸化種が拡散してプラグ９を酸化してしまうという影響を低減することができる。
【００８６】
なお、他のキャパシタ２０等の製造方法においても層間膜１５を一部残すようにしても良い。
【００８７】
実施の形態８．
さて、例えば図２のキャパシタ１０の構造はプラグに応用することができ、実施の形態８ではそのようなプラグを説明する。
【００８８】
既述の図１に示すように半導体装置１００では、層間膜２，８，３に渡ってビアホール（ないしは穴）８５Ａが形成されており、ビアホール８５Ａ内にプラグ８０１が配置されている。プラグ８０１は例えばルテニウムから成るプラグ本体８１と酸化ルテニウム膜（ないしは導電体）８４１とを含んでおり、プラグ本体８１と酸化ルテニウム膜８４１との関係はキャパシタ１０における下部電極１１と酸化ルテニウム膜１４との関係に相当する。
【００８９】
具体的には、プラグ本体８１はビアホール８５Ａの内表面上に配置されており、ビアホール８５Ａの入り口ないしは層間膜３の上面３Ｔにおいて開口している。なお、ビアホール８５Ａの内表面上にプラグ本体８１の一部として密着層やバリアメタル層を設けても良い。そして、酸化ルテニウム膜８４１はビアホール８５Ａ内においてプラグ本体８１を介して層間膜３，８，２に対面するようにプラグ本体８１上に形成されており、更にビアホール８５Ａ内から引き続きビアホール８５Ａの外にも形成されている。これにより酸化ルテニウム膜８４１はプラグ本体８１の上記開口を塞いでいる。
【００９０】
プラグ８０１はキャパシタ１０の製造方法（図３〜図６参照）を応用して製造可能である。すなわち、まず、下部電極１１と同様にして、ビアホール８５Ａ内にプラグ本体８１を形成し、その後、プラグ本体８１の露出表面を酸化することによって酸化ルテニウム膜８４１を形成する。プラグ８０１の製造においてもボイドに起因して、ＣＭＰ処理やドライエッチバック処理の後に開口が現れるが、酸化ルテニウム膜８４１の形成によりプラグ本体８１の上記開口が塞がれる。
【００９１】
このような製造方法に起因して、酸化ルテニウム膜８４１はビアホール８５Ａの外において層間膜３，８，２に接してはおらず、又、酸化ルテニウム膜８４１のうちでビアボール８５Ａの外の部分の上面８４１Ｔは層間膜３の上面３Ｔよりも高いレベルに在る。なお、配線１２２，１３２間の電気的接続が確立できれば、プラグ本体８１及び酸化ルテニウム膜８４１はビアホール８５Ａを完全に充填していなくても構わない。
【００９２】
このようなプラグ８０１によれば、プラグ本体８１の開口を塞ぐように酸化ルテニウム膜８４１が配置されているので、酸化ルテニウム膜８４１の形成後の工程で開口内に薬液等が進入してプラグ本体８１を浸食するのを防ぐことができる。その結果、半導体装置１００の信頼性が向上する。かかる効果はキャパシタ１０等についても当てはまる。
【００９３】
なお、図９のキャパシタ２０の下部電極１１及び酸化ルテニウム膜２４を、又は、図１７のキャパシタ４０の下部電極１１及びルテニウムシリサイド膜４４を、応用して、プラグ８０１と同様のプラグを形成することも可能である。
【００９４】
ところで、プラグ８０１では酸化ルテニウム膜８４１が層間膜３の上面３Ｔよりも突出しているので、配線１３２の形成不具合やコンタクト不具合が生じる場合がある。かかる点に鑑みれば、図３９の断面図に示すプラグ８０２の形状が望ましい。具体的には、プラグ８０２は図１のプラグ８０１において酸化ルテニウム膜８４１を酸化ルテニウム膜８４２に変えた構造を有しており、当該酸化ルテニウム膜８４２の形状は図１の酸化ルテニウム膜８４１においてビアホール８５Ａの外の部分を除去した形状にあたる。
【００９５】
プラグ８０２は、図４０の断面図に示すように、プラグ８０１の形成後に例えばＣＭＰ法で以て酸化ルテニウム膜８４１のうちでビアホール８５Ａの外の部分を除去することによって（プラグ８０１の形成後の露出表面を平坦化することによって）製造可能である。なお、プラグ８０１の形成後においてはプラグ本体８１の開口が塞がれているので、当該開口の入り口付近ないしは層間膜３の上面３Ｔ付近にはボイドは存在せず、このため酸化ルテニウム膜８４１の一部除去によってプラグ８０２に開口が生じることはない。
【００９６】
プラグ８０２は層間膜３の上面３Ｔと段差を形成しないので、配線１３２の形成不具合やコンタクト不具合を回避することができる。
【００９７】
なお、図９のキャパシタ２０の下部電極１１及び酸化ルテニウム膜２４を、又は、図１７のキャパシタ４０の下部電極１１及びルテニウムシリサイド膜４４を、応用して、プラグ８０２と同様のプラグを形成することも可能である。ここでプラグ８０２のプラグ本体８１は直接、配線１３２に接することに鑑みれば、図２３のキャパシタ５０の下部電極５１及びシリコン窒化膜５４を応用することも可能である。この場合、シリコン窒化膜は絶縁物なので、プラグはプラグ本体のみから成ることになる。
【００９８】
さて、プラグ８０２は次の製造方法によっても製造可能である。すなわち、図４１の断面図に示すように、プラグ本体８１用の導電膜８１Ｐを形成後、ＣＭＰ処理等を行わずに引き続き酸化処理を実施して酸化ルテニウム膜８４Ｐを形成する。その後、両膜８１Ｐ，８４Ｐのビアホール８５Ａの外の部分をＣＭＰ処理等によって除去して層間膜３を露出させる（図４０参照）。
【００９９】
なお、かかる製造方法の場合、酸化ルテニウム膜８１Ｐを開口を有するように形成する必要がある。なぜならば、ＣＭＰ処理後のプラグ８０２が開口を有さないようにするためには層間膜３の上面３Ｔ付近に酸化ルテニウム膜８４Ｐを形成することにより該上面３Ｔ付近にボイドが存在しないようにする必要があるからである。このとき、例えば既述のキャパシタ１０の製造方法においても、酸化ルテニウム膜１４で開口１１Ａを塞ぎうる限り、ルテニウム膜１１Ｐ（図４参照）はＣＭＰ処理の前に開口していても構わない。かかる点は他のキャパシタ２０等やプラグ８０１の製造方法についても同様である。
【０１００】
なお、上記特許文献３（特開２０００−２５２４４１号公報には、ルテニウムから成るプラグの窪みをＳｒＲｕＯ３で埋めるという技術が紹介されているが、かかる埋め込み工程はＳｒＲｕＯ３膜の堆積及びＣＭＰ処理によって実施される。これに対して、例えば本願の図１の酸化ルテニウム膜８４１はプラグ本体８１を酸化処理によって形成される。また、上記文献３のＳｒＲｕＯ３は形成方法に起因して、プラグが配置された層間膜の表面レベルから突出しておらず、本願の図１の酸化ルテニウム膜８４１とは形状が異なる。
【０１０１】
実施の形態９．
さて、上述の図４０のプラグ８０２に鑑みて、図２のキャパシタ１０を図４２の断面図に示すキャパシタ９０のように変形することも可能である。なお、キャパシタ９０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【０１０２】
具体的には、キャパシタ９０はキャパシタ１０において酸化ルテニウム膜１４のうちで開口１１Ａの外の部分を除去した構造にあたり、開口１１Ａ内にのみ酸化ルテニウム膜９４を有している。キャパシタ９０のその他の構成は図２のキャパシタ１０と基本的に同様であるが、酸化ルテニウム膜９４の適用によりキャパシタ９０では誘電体膜１２が下部電極１１の上面１１Ｔに接しており（このとき上面１１Ｔに対面している）、当該誘電体膜１２は酸化ルテニウム膜９４の頂部表面（上面１１Ｔに並ぶ表面）にも接している。
【０１０３】
キャパシタ９０は、キャパシタ１０の製造工程において図６に示すように酸化ルテニウム膜１４の形成した後に、当該膜１４のうちで開口１１Ａの外の部分を例えばＣＭＰ法やドライエッチバックで以て除去することにより、製造可能である。
【０１０４】
酸化ルテニウム膜９４によってキャパシタ９０はキャパシタ１０と同様の効果を奏する。
【０１０５】
図１３のキャパシタ３０の説明で述べたように、誘電体膜１２が例えば結晶性材料の場合、均質な誘電体膜１２を得るためには該膜１２の形成時の下地は単一の材料から成るのが好ましい。キャパシタ９０ではルテニウムから成る下部電極１１及び酸化ルテニウム膜９４が誘電体膜１２の下地になるが、当該下地において下部電極１１が占める割合はキャパシタ１０に比べて高い。このため、下地としてルテニウムが適している場合、例えば誘電体１２が酸化タンタル（Ｔａ２Ｏ５）の場合には、キャパシタ９０の方がより好ましいと言える。
【０１０６】
なお、図９及び図３７の酸化ルテニウム膜２４，１４、図１７のルテニウムシリサイド膜４４、及び、図２３のシリコン窒化膜５４を、酸化ルテニウム膜９４と同様の形状にすることも可能である。また、図１３の酸化ルテニウム膜３４ついても例えばドライエッチバックによって下部電極１１の上面１１Ｔよりも高い（突出した）部分を除去可能である。
【０１０７】
実施の形態１〜９の変形例．
なお、下部電極１１やプラグ本体８１等として、ルテニウムやシリコンの他に、パラジウム（Ｐｄ）やロジウム（Ｒｈ）等の白金属元素を用いることが可能であり、又、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＧＺＯ（Ｇａｌｌｉｕｍ ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｒＣｕ２Ｏ２、ＣｕＩｎＯ２等の（透明な）酸化物半導体も適用可能である。
【０１０８】
また、下部電極１１の形状は上述の円柱形に限られず、例えば定方向に延在する直方体であっても良く（換言すれば穴１５Ａの形状は溝状であっても良く）、かかる点は下部電極５１やプラグ８０１等についても同様である。
【０１０９】
【発明の効果】
この発明によれば、例えばスタック型キャパシタの下部電極の開口やプラグの開口に起因した不具合を防止して、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】実施の形態１，８に係る半導体装置を説明するための断面図である。
【図２】実施の形態１に係るキャパシタを説明するための断面図である。
【図３】実施の形態１に係るキャパシタの製造方法を説明するための断面図である。
【図４】実施の形態１に係るキャパシタの製造方法を説明するための断面図である。
【図５】実施の形態１に係るキャパシタの製造方法を説明するための断面図である。
【図６】実施の形態１に係るキャパシタの製造方法を説明するための断面図である。
【図７】実施の形態１に係るキャパシタの製造方法を説明するための断面図である。
【図８】実施の形態１に係るキャパシタの製造方法を説明するための断面図である。
【図９】実施の形態２に係るキャパシタを説明するための断面図である。
【図１０】実施の形態２に係るキャパシタの製造方法を説明するための断面図である。
【図１１】実施の形態２に係るキャパシタの製造方法を説明するための断面図である。
【図１２】実施の形態２に係るキャパシタの製造方法を説明するための断面図である。
【図１３】実施の形態３に係るキャパシタを説明するための断面図である。
【図１４】実施の形態３に係るキャパシタの製造方法を説明するための断面図である。
【図１５】実施の形態３に係るキャパシタの製造方法を説明するための断面図である。
【図１６】実施の形態３に係るキャパシタの製造方法を説明するための断面図である。
【図１７】実施の形態４に係るキャパシタを説明するための断面図である。
【図１８】実施の形態４に係るキャパシタの製造方法を説明するための断面図である。
【図１９】実施の形態４に係るキャパシタの製造方法を説明するための断面図である。
【図２０】実施の形態４に係るキャパシタの製造方法を説明するための断面図である。
【図２１】実施の形態４に係るキャパシタの製造方法を説明するための断面図である。
【図２２】実施の形態４に係るキャパシタの製造方法を説明するための断面図である。
【図２３】実施の形態５に係るキャパシタを説明するための断面図である。
【図２４】実施の形態５に係るキャパシタの製造方法を説明するための断面図である。
【図２５】実施の形態５に係るキャパシタの製造方法を説明するための断面図である。
【図２６】実施の形態５に係るキャパシタの製造方法を説明するための断面図である。
【図２７】実施の形態５に係るキャパシタの製造方法を説明するための断面図である。
【図２８】実施の形態５に係るキャパシタの製造方法を説明するための断面図である。
【図２９】実施の形態６に係るキャパシタを説明するための断面図である。
【図３０】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３１】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３２】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３３】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３４】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３５】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３６】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３７】実施の形態７に係るキャパシタを説明するための断面図である。
【図３８】実施の形態７に係るキャパシタの製造方法を説明するための断面図である。
【図３９】実施の形態８に係る他の半導体装置を説明するための断面図である。
【図４０】実施の形態８に係る他の半導体装置の製造方法を説明するための断面図である。
【図４１】実施の形態８に係る他の半導体装置の製造方法を説明するための断面図である。
【図４２】実施の形態９に係る他の半導体装置の製造方法を説明するための断面図である。
【符号の説明】
２，３ 層間膜、８ ストッパ膜（層間膜）、１０，２０，３０，４０，５０，６０，７０，９０ キャパシタ、１１，５１，６１ 下部電極、１１Ａ，５１Ａ，６１Ａ 開口、１１Ｔ，５１Ｔ 上面、１１Ｗ，５１Ｗ 側面、１１Ｐ，８１Ｐ ルテニウム膜（導電膜）、１２ 誘電体膜、１３ 上部電極、１４，２４，３４，９４ 酸化ルテニウム膜（導電体）、１５ 層間膜、１５Ａ，６５Ａ 穴、１５Ｔ 上面、４４ ルテニウムシリサイド膜（導電体）、５１Ｐ シリコン膜（導電膜）、５４ シリコン窒化膜（絶縁体）、６１Ｐ，６１Ｑ 非晶質シリコン膜（導電膜）、６７，６７Ｐ，６７Ｑ 絶縁体、８０１，８０２ プラグ、８１ プラグ本体、８５Ａ 穴、８４１，８４２，８４Ｐ 酸化ルテニウム膜（導電体）、１００ 半導体装置。
【発明の属する技術分野】
この発明は半導体装置及びそれの製造方法に関し、より具体的には例えばピラー（ｐｉｌｌａｒ）型キャパシタの下部電極等の開口に起因した不具合を防止して、半導体装置の信頼性を向上させる技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリデバイスは例えばピラー（ｐｉｌｌａｒ）型キャパシタを含んでおり、従来、ピラー型キャパシタは次のように製造される。まず、層間膜に穴を開け、キャパシタの下部電極用の膜を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成して当該穴を埋める。その後、下部電極用膜が穴内にのみ残るように例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理やドライエッチング処理を実施する。層間膜の一部あるいは全部を除去し、処理後に残った膜が下部電極になる。そして、下部電極を覆うようにキャパシタを成す誘電体膜及び上部電極を順次に形成することにより、ピラー型キャパシタが完成する。
【０００３】
なお、メモリデバイスのキャパシタは例えば特許文献１〜３において紹介されている。
【０００４】
【特許文献１】
特開２０００−２２３６７１号公報 （図１１）
【特許文献２】
特開２０００−１５６４７６号公報 （図２０〜図３０）
【特許文献３】
特開２０００−２５２４４１号公報 （図２及び図３）
【０００５】
【発明が解決しようとする課題】
上述のように、従来の製造方法では例えばＣＶＤ法によって層間膜の穴に下部電極用の膜を埋め込む。このとき、成膜が進むにつれて穴のアスペクト比は上がる（成膜の終期では無限大になると捉えられる）ため、形成した下部電極用膜において穴内にボイドが発生してしまう。なお、ボイドは穴の当初のアスペクト比が大きいほど発生しやすい。ボイドを有する下部電極用膜にその後のＣＭＰ処理等を施すと、ボイドは下部電極の露出表面に現れて該電極に開口を形成する。キャパシタの誘電体膜及び上部電極は開口内にも形成されるが、これらの膜を十分な厚さで以て開口内に形成するのは困難である。このため、開口内では誘電体膜が局所的に薄くなり、この薄い部分を介して上部電極と下部電極との間に漏れ電流が流れてしまう。つまり、キャパシタとしての電荷保持特性が得られなくなってしまう。なお、ここではピラー型キャパシタを例に挙げたが、一般的に開口内に膜を形成する場合には種々の問題が生じる。
【０００６】
この発明はかかる点に鑑みてなされたものであり、例えばピラー型キャパシタの下部電極の開口に起因した上述の不具合を防止して、半導体装置の信頼性を向上させることを目的とする。
【０００７】
【課題を解決するための手段】
この発明によれば、半導体装置は下部電極と上部電極と誘電体膜とを含み、更に下部電極の材料を組成の一部として含む導電体又は絶縁体を含んでいる。下部電極は上面及び側面を有すると共に上面に開口を有している。導電体又は絶縁体は上記開口内において入り口付近に少なくとも配置されている。誘電体膜は下部電極の上面及び側面に対面するように配置されており、上部電極は誘電体膜を介して下部電極に対面するように配置されている。
【０００８】
あるいは、この発明によれば、半導体装置は下部電極と上部電極と誘電体膜とを含み、更に絶縁体を含んでいる。下部電極は開口を有しており、当該開口を埋め尽くすことなく開口の底部に絶縁体が配置されている。誘電体膜は上記開口を埋め尽くすことなく絶縁体上及び下部電極上に配置されており、上部電極は誘電体膜上に配置されている。
【０００９】
あるいは、この発明によれば、半導体装置は層間膜とプラグとを含んでおり、当該プラグはプラグ本体と当該プラグ本体の材料を組成の一部として含む導電体とを含んでいる。層間膜は穴を有している。プラグ本体は上記穴の入り口に開口を有して該穴内に配置されており、導電体がプラグ本体の開口を塞ぐように上記穴内及び該穴の外に配置されており、又、層間膜には接しないように配置されている。
【００１０】
また、この発明によれば、半導体装置の製造方法は次の工程（ａ）〜（ｄ）を含んでいる。工程（ａ）では層間膜を形成し、当該層間膜を開口して穴を形成する。工程（ｂ）では層間膜上に導電膜を形成して上記穴内に当該導電膜を配置する。工程（ｃ）では導電膜のうちで穴の外の部分を除去して層間膜を露出させる。工程（ｄ）では導電膜の露出表面を酸化、シリサイド化、又は、窒化して酸化膜、シリサイド膜、又は、窒化膜を形成する。
【００１１】
あるいは、この発明によれば、キャパシタを含んだ半導体装置の製造方法は次の工程（ｉ）〜（ｐ）を含んでいる。工程（ｉ）では層間膜を形成し、当該層間膜を開口して穴を形成する。工程（ｊ）では上記穴内の露出表面に沿って導電膜を形成する。工程（ｋ）では上記穴を埋めるように導電膜上に絶縁体を形成する。工程（ｌ）では導電膜のうちで穴の外の部分を除去して層間膜を露出させることにより、導電膜からキャパシタの下部電極を形成する。工程（ｍ）では上記穴に対応する下部電極の開口の底部に絶縁体の一部を残すように絶縁体を除去する。工程（ｎ）では層間膜を除去して下部電極を露出させる。工程（ｏ）では工程（ｍ）及び（ｎ）の後に上記開口を埋め尽くすことなく絶縁体上及び下部電極上にキャパシタの誘電体膜を形成する。工程（ｐ）では誘電体膜上にキャパシタの上部電極を形成する。
【００１２】
【発明の実施の形態】
実施の形態１．
図１に実施の形態１に係る半導体装置１００を説明するための断面図を示し、図２に実施の形態１に係るキャパシタ構造ないしはキャパシタ１０を説明するための断面図を示す。なお、図２は図１の一部拡大図である。ここでは半導体装置１００としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例示するが、後述のキャパシタ１０等の適用はＤＲＡＭに限らない。
【００１３】
図１に示すように、半導体装置１００では、半導体基板１の素子形成領域内に、ＤＲＡＭのメモリセルを選択するための例えばＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のトランジスタ１１０が形成されており、トランジスタ１１０の一方のソース／ドレイン領域はプラグ１１１を介して配線（ビット線）１１２に接続されており、他方のソース／ドレイン領域はプラグ９を介してキャパシタ１０に接続されている。なお、トランジスタ１１０は例えばシリコン酸化膜から成る層間膜２に覆われており、上記要素１１０，１１１，１１２，９は層間膜２内に配置されている。
【００１４】
キャパシタ１０は層間膜２上に配置されており、例えばシリコン酸化膜から成る層間膜３で覆われている。なお、層間膜２，３間には例えばシリコン窒化膜から成り後述のようにストッパ膜としても働く層間膜８が配置されている。このとき、キャパシタ１０は層間膜２，３，８を総称した「層間膜」内に配置されていると捉えることができる。
【００１５】
なお、図１には、単一の素子形成領域内に配置された２つのトランジスタ１１０が、配線１１２に接続されるソース／ドレイン領域及びプラグ１１１を共有しており、又、上記２つのトランジスタ１１０に接続された２つのキャパシタ１０がキャパシタ誘電体膜１２及び上部電極１３を共有している場合を図示している。
【００１６】
半導体基板１の他の素子形成領域内にはＤＲＡＭの周辺回路用の例えばＭＩＳ型トランジスタ１２０が形成されており、トランジスタ１２０の各ソース／ドレイン領域はそれぞれプラグ１２１を介して配線又は配線中継部１２２に接続されている。これらの要素１２０，１２１，１２２は層間膜２に覆われている。
【００１７】
そして、配線１２２上には層間膜２，８，３に渡るビアホールないしはコンタクトホール８５Ａが形成されており、ビアホール８５Ａ内にはプラグ８０１が配置されている。なお、プラグ８０１については後述の実施の形態８で詳述する。プラグ８０１に接するように層間膜３の上面３Ｔ上には配線１３２が配置されている。
【００１８】
次に図２を参照してキャパシタ１０を説明する。キャパシタ１０はスタック（ｓｔａｃｋ）型のキャパシタであり、より具体的にはその中でもピラー（ｐｉｌｌａｒ）型と呼ばれる。キャパシタ１０は、下部電極１１と、上部電極１３と、両電極１１，１３間に配置されたキャパシタ誘電体膜１２と、を含んでいる。電極１１，１３は例えばルテニウム（Ｒｕ）から成り、誘電体膜１２は例えば酸化タンタル（Ｔａ２Ｏ５）から成る。特にキャパシタ１０は更に酸化ルテニウム膜（ないしは導電体）１４を含んでいる。なお、下部電極は「ストレージノード電極」とも呼ばれ、上部電極は「セルプレート電極」とも呼ばれる。
【００１９】
下部電極１１は、互いに対向する上面１１Ｔ及び下面１１Ｂと、両表面１１Ｔ，１１Ｂを繋ぐ側面１１Ｗと、を有する例えば円柱形をしている。下部電極１１の下面１１Ｂは層間膜２（図１参照）及び当該層間膜２内のプラグ９に接している。なお、下部電極１１は層間膜２（図１参照）上の層間膜ないしはストッパ膜８の開口（貫通孔）を介して層間膜２上に配置されており、換言すればストッパ膜８は下部電極１１の下面１１Ｂ付近において下部電極１１を取り囲むように（接するように）層間膜２上に配置されている。
【００２０】
下部電極１１はそれの上面１１Ｔに開いた凹部ないしは開口１１Ａを有している。開口１１Ａは下部電極１１の下面１１Ｂには達しておらず、下部電極１１を貫通してはいない。なお、図２では開口１１Ａの底部が急峻な場合を図示しているが、丸まっている場合もある。
【００２１】
特に、下部電極１１の上面１１Ｔ上には開口１１Ａの入り口を塞ぐように酸化ルテニウム膜１４が配置されている（積層されている）。なお、酸化ルテニウム膜１４は導電体であり、下部電極１１の材料であるルテニウムを組成の一部として含んでいる。酸化ルテニウム膜１４は、下部電極１１の上面１１Ｔ側から開口１１Ａに蓋をし且つ開口１１Ａに栓をするような形状を有している。具体的には、酸化ルテニウム膜１４は、開口１１Ａ内においてその入り口付近に配置されているのみならず、開口１１Ａ内全体に配置されており、更に、開口１１Ａ内から引き続いて下部電極１１の上面１１Ｔ上に延在している。なお、酸化ルテニウム膜１４は下部電極１１の上面１１Ｔ及び開口１１Ａ内の表面に接している。また、酸化ルテニウム膜１４の上面（下部電極１１と接する表面に対向した表面）１４Ｔは下部電極１１の上面１１Ｔ以上の高いレベルにあり、すなわち開口１１Ａ内に落ち込んではいない。
【００２２】
後述の製造方法から明らかになるが、酸化ルテニウム膜１４は、下部電極１１の上面１１Ｔの全面に接しており、下部電極１１の側面１１Ｗになめらかに（段差無く）続く側面を有している（つまり酸化ルテニウム膜１４は下部電極１１と同じ平面パターンを有している）。なお、図２には開口１１Ａが完全に充填されている場合を図示しているが、開口１１Ａの例えば底部に空洞があっても構わない（後述の図９の酸化ルテニウム膜２４を参照）。
【００２３】
そして、下部電極１１の上面１１Ｔ及び側面１１Ｗに対面するように誘電体膜１２が配置されており、更に誘電体膜１２を介して下部電極１１の上面１１Ｔ及び側面１１Ｗに対面するように上部電極１３が配置されている。詳細には、キャパシタ１０では、誘電体膜１２は酸化ルテニウム膜１４、下部電極１１（の側面１１Ｗ）及びストッパ膜８に接して延在しており、下部電極１１及び酸化ルテニウム膜１４を下部電極１１の上面１１Ｔ側から覆っている。そして、誘電体膜１２上に、下部電極１１及び酸化ルテニウム膜１４を覆うように上部電極１３が延在している。上述のように酸化ルテニウム膜１４の上面１４Ｔは開口１１Ａ内に落ち込んではいないので、誘電体膜１２及び上部電極１３は開口１１Ａ内に進入していない。なお、誘電体膜１２及び上部電極１３のうちでストッパ膜８上の部分の大きさは任意であり、かかる点は後述の図９のキャパシタ２０等においても同様である。
【００２４】
次に、図３〜図８の断面図を参照しつつキャパシタ１０の製造方法を説明する。まず、プラグ９を有する層間膜２（図１参照）までが形成された状態の基板を準備する。なお、かかる状態の基板ではプラグ９の上面が層間膜２から露出している。
【００２５】
そして、図３に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、層間膜２上にストッパ膜８（例えばシリコン窒化膜）及び層間膜１５（例えばシリコン酸化膜）をこの順序で形成する。なお、上述のようにストッパ膜８は層間膜としても働くので、膜８，１５を総称して「層間膜」とも呼ぶことができる。
【００２６】
次に、層間膜１５及びストッパ膜８を開口して穴１５Ａを形成する。具体的には、フォトリソグラフィ技術及びドライエッチング技術によって、層間膜１５に当該層間膜１５の露出面ないしは上面１５Ｔに開口した穴１５Ａを形成する。この際、ストッパ膜８がドライエッチング時のストッパ膜として働く。続いて、穴１５Ａ内に露出したストッパ膜８を除去し、これにより穴１５Ａを層間膜２（図１参照）の表面にまで到達させ、穴１５Ａ内にプラグ９の上面を露出させる。
【００２７】
その後、図４に示すように、例えばＣＶＤ法やＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、穴１５Ａを埋めるように層間膜１５上にルテニウム膜（ないしは導電膜）１１Ｐを形成する。そして、図５に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法やドライエッチバック法によってルテニウム膜１１Ｐのうちで穴１５Ａの外の部分を除去し、層間膜１５を露出させる。かかる除去工程後に穴１５Ａ内に残ったルテニウム膜１１が下部電極１１になる。なお、複数のキャパシタ１０を同時に形成する場合、当該除去工程によって各キャパシタ１０の下部電極１１が互いに分離される。
【００２８】
ここで、ルテニウム膜１１Ｐの形成時に穴１５Ａ内にボイドが形成され（図４参照）、且つ、当該ボイドがルテニウム膜１１Ｐの一部除去工程後に露出表面に現れた場合には、当該ボイドが上述の開口１１Ａになる。なお、ルテニウム膜１１Ｐ内のボイドは開口１１Ａに成りうるが、半導体装置１００内の全ての下部電極１１に開口１１Ａが発生するとは限らない。
【００２９】
次に、図６に示すように、熱酸化法（例えば酸化性雰囲気中における５５０℃〜８００℃の熱処理）によってルテニウム膜１１の露出表面、具体的には上面１１Ｔ及び開口１１Ａの内表面を酸化する。これにより、ルテニウム膜１１に接する酸化ルテニウム膜１４が形成される。このとき、酸化ルテニウム膜１４の形成時の体積膨張によって開口１１Ａが埋められ、開口１１Ａの入り口が塞がれる。
【００３０】
そして、図７に示すように少なくともルテニウム膜１１付近の層間膜１５をフッ化水素酸溶液等によって除去し、ルテニウム膜１１の側面１１Ｗを露出させる。この際、ストッパ膜８がウエットエッチング時のストッパ膜として働く。その後、図８に示すようにルテニウム膜１１、すなわち下部電極１１を覆うように誘電体膜１２を形成し、更に誘電体膜１２を覆うように上部電極１３を形成することにより、図２のキャパシタ１０が得られる。なお、図１に示すように複数のキャパシタ１０で誘電体膜１２及び上部電極１３を共有する場合、これらのキャパシタ１０に対して同時に誘電体膜１２及び上部電極１３を形成する。
【００３１】
さて、従来のキャパシタのように酸化ルテニウム膜１４が無ければ、開口１１Ａの底部付近に薄い誘電体膜１２が形成され当該薄い誘電体膜１２に起因して電極１１，１３間に漏れ電流が発生する。しかしながら、キャパシタ１０では酸化ルテニウム膜１４によって開口１１Ａ（の入り口）が塞がれており開口１１Ａの底部付近には誘電体膜１２及び上部電極１３が進入していないので、キャパシタ１０によればそのような漏れ電流を抑制・防止することができる。従って、キャパシタ１０は良好な電荷保持特性を有し、その結果、半導体装置１００の信頼性は従来のキャパシタを有する半導体装置に比べて高くなる。
【００３２】
このとき、従来のキャパシタでは開口内の誘電体膜を厚くするれば漏れ電流を抑制可能と考えられるが、開口の外の誘電体膜も厚くなってしまうのでキャパシタの容量低下を招いてしまう。これに対して、キャパシタ１０によれば、漏れ電流対策として誘電体膜１２を厚くする必要が無いので、そのような容量低下は惹起されない。
【００３３】
なお、上記特許文献１（特開２０００−２２３６７１号公報）には、ルテニウム膜を例えばスパッタ法やＣＶＤ法で全面的に形成し、フォトリソグラフィ技術を用いて当該膜をパターニングすることによって、下部電極を形成する技術が紹介されている。しかし、このような形成方法によればルテニウム膜には開口が生じ得ず、ルテニウム膜上に例えばシリコン酸化膜を形成した後に両膜をパターニングする技術が説明されているが、当該シリコン酸化膜はルテニウム膜の開口を塞ぐものではない。なお、シリコン酸化膜は組成の一部にルテニウムを含まない。また、該文献の［０１６８］段落には下部電極をルテニウム膜及び酸化ルテニウム膜の積層膜で形成可能であると述べられているが、該段落には酸化ルテニウム膜をルテニウム膜の酸化によって形成するという方法は紹介されていない。
【００３４】
実施の形態２．
図９に実施の形態２に係るキャパシタ２０を説明するための断面図を示す。なお、キャパシタ２０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【００３５】
キャパシタ２０は図２のキャパシタ１０の酸化ルテニウム膜１４を酸化ルテニウム膜２４に変えた構造を有しており、キャパシタ２０のその他の構成は図２のキャパシタ１０と基本的に同様である。図９に示すように酸化ルテニウム膜２４の形状は、図２の酸化ルテニウム膜１４が開口１１Ａの底部付近にまで到達しておらず開口１１Ａ内を完全には充填していない場合にあたる。なお、酸化ルテニウム膜２４の上面２４Ｔは酸化ルテニウム膜１４の上面１４Ｔ（図２参照）に対応する。
【００３６】
次に、図１０〜図１２の断面図を参照しつつキャパシタ２０の製造方法を説明する。まず、例えばキャパシタ１０の製造方法を用いて図５の状態の基板を得る。
【００３７】
そして、図１０に示すように、酸化性雰囲気中でのプラズマによって（いわゆるプラズマ酸化法によって）ルテニウム膜１１の露出表面を酸化する。これにより、ルテニウム膜１１に接する酸化ルテニウム膜２４が形成され、開口１１Ａの入り口が塞がれる。
【００３８】
その後、例えばキャパシタ１０の製造方法を用いて、層間膜１５を除去し（図１１参照）、誘電体膜１２を形成し（図１２参照）、上部電極１３を形成することにより、図９のキャパシタ２０が得られる。
【００３９】
酸化ルテニウム膜２４によってキャパシタ２０はキャパシタ１０と同様の効果を奏する。更に、プラズマ酸化法はキャパシタ１０の製造方法で用いる熱酸化法よりも低温プロセスなので、キャパシタ２０によれば、例えば、既に形成されている不純物層（トランジスタ１１０，１２０のソース／ドレイン領域等）のプロファイルが変化するのを抑制することができ、半導体装置１００の信頼性を高めることができる。
【００４０】
実施の形態３．
図１３に実施の形態３に係るキャパシタ３０を説明するための断面図を示す。なお、キャパシタ３０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【００４１】
キャパシタ３０は図２のキャパシタ１０の酸化ルテニウム膜１４を酸化ルテニウム膜３４に変えた構造を有しており、キャパシタ３０のその他の構成は図２のキャパシタ１０と基本的に同様である。
【００４２】
図１３に示すように酸化ルテニウム膜３４は、図２の酸化ルテニウム膜１４と同様の形状の部分と、下部電極１１の側面１１Ｗ上に配置された（側面１１Ｗに接する）部分と、を含んでいる。これら両部分は互いに結合しており、従って酸化ルテニウム膜３４は下部電極１１の上面１１Ｔ上から引き続き下部電極１１の側面１１Ｗ上にも配置されている（延在している）。酸化ルテニウム膜３４は、酸化ルテニウム膜１４の上面１４Ｔ（図２参照）に対応する上面３４Ｔを有している。なお、酸化ルテニウム膜３４において側面１１Ｗ上の部分の端部はストッパ膜８に接している。
【００４３】
酸化ルテニウム膜１４，３４の形状の違いに起因して、キャパシタ３０では誘電体膜１２は酸化ルテニウム膜３４及びストッパ膜８に接して延在している。このとき、誘電体膜１２は下部電極１１に接してはいないが、酸化ルテニウム膜３４を介して下部電極１１の上面１１Ｔ及び側面１１Ｗに対面している。また、上部電極１３は誘電体膜１２及び酸化ルテニウム膜３４を介して下部電極１１に対面している。
【００４４】
次に、図１４〜図１６の断面図を参照しつつキャパシタ３０の製造方法を説明する。まず、例えばキャパシタ１０の製造方法を用いて図５の状態の基板を得る。
【００４５】
既述のキャパシタ１０の製造方法では酸化ルテニウム膜１４の形成工程及び層間膜１５の除去工程をこの順序で実施するが、キャパシタ３０の製造方法ではこれらの工程を順序を入れ替えて実施する。すなわち、酸化ルテニウム膜３４の形成前に層間膜１５を除去する。具体的には、図１４に示すように、少なくともルテニウム膜１１付近の層間膜１５を除去して、ルテニウム膜１１の側面１１Ｗを露出させる。その後、図１５に示すように、例えば熱酸化法によってルテニウム膜１１の露出表面、すなわち上面１１Ｔ、側面１１Ｗ及び開口１１Ａの内表面を酸化する。これにより、ルテニウム膜１１に接する酸化ルテニウム膜３４が形成される。このとき、酸化ルテニウム膜３４によって開口１１Ａが埋められ、開口１１Ａの入り口が塞がれる。
【００４６】
その後、例えばキャパシタ１０の製造方法を用いて、誘電体膜１２を形成し（図１６参照）、上部電極１３を形成することにより、図１３のキャパシタ３０が得られる。
【００４７】
酸化ルテニウム膜３４によってキャパシタ３０はキャパシタ１０と同様の効果を奏し、更に次のような効果も得られる。誘電体膜１２において両電極１１，１３間の部分は、図２のキャパシタ１０ではルテニウムから成る下部電極１１及び酸化ルテニウム膜１４の両方に接しているのに対して、キャパシタ３０では酸化ルテニウム膜３４に接するのみである。このため、キャパシタ３０によれば誘電体膜１２は単一の下地上に形成されるので、誘電体膜１２として例えば結晶性材料を用いる場合に該膜１２を均質に（局所的に特性が変化しないように）形成可能である。その結果、半導体装置１００の信頼性を高めることができる。
【００４８】
なお、下地として酸化ルテニウムとルテニウムとのいずれがより好ましいか、すなわち酸化ルテニウムとルテニウムとのいずれの表面が広いかという観点から、キャパシタ１０，３０や後述の図４２に示すキャパシタ９０等を選択してもよい。
【００４９】
上述の説明では酸化ルテニウム膜３４の形成に熱酸化法を用いたが、プラズマ酸化法を用いることも可能である。
【００５０】
実施の形態４．
図１７に実施の形態４に係るキャパシタ４０を説明するための断面図を示す。なお、キャパシタ４０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【００５１】
キャパシタ４０は図２のキャパシタ１０の酸化ルテニウム膜１４をルテニウムシリサイド膜４４に変えた構造を有しており、キャパシタ４０のその他の構成は図２のキャパシタ１０と基本的に同様である。なお、ルテニウムシリサイド膜４４は、酸化ルテニウム膜１４の上面１４Ｔ（図２参照）に対応する上面４４Ｔを有している。図１７ではルテニウムシリサイド膜４４が図２の酸化ルテニウム膜１４と同様の形状の場合を図示しているが、ルテニウムシリサイド膜４４は図９の酸化ルテニウム膜２４と同様に開口１１Ａの底部付近にまで到達していなくても構わない。
【００５２】
次に、図１８〜図２２の断面図を参照しつつキャパシタ４０の製造方法を説明する。まず、例えばキャパシタ１０の製造方法を用いて図５の状態の基板を得る。
【００５３】
そして、図１８に示すように、ルテニウム膜１１の露出表面上及び層間膜１５の露出表面上に、例えばＣＶＤ法やＰＶＤ法によってシリコン膜４６を形成する。この際、開口１１Ａ内にもシリコン膜４６が堆積する。次に、図１９に示すように、シリコン膜４６とルテニウム膜１１とを反応させてルテニウムシリサイド膜４４を形成し、ルテニウムシリサイド膜４４によって開口１１Ａを塞ぐ。このとき、シリコン膜４６を開口１１Ａの少なくとも入り口付近に形成すればルテニウムシリサイド膜４４によって開口１１Ａは塞がれる。また、開口１１Ａの底部付近にシリコン膜４６が未反応のまま残っても構わない。なお、シリサイド反応を利用することによりルテニウムシリサイド膜４４は下部電極１１と同じ平面パターンに形成される。
【００５４】
その後、図２０に示すように、シリサイド反応が生じずに残っているシリコン膜４６（図１９参照）を、例えばドライエッチング法や薬液処理によって除去する。
【００５５】
その後、例えばキャパシタ１０の製造方法を用いて、層間膜１５を除去し（図２１参照）、誘電体膜１２を形成し（図２２参照）、上部電極１３を形成することにより、図１７のキャパシタ４０が得られる。
【００５６】
シリサイドルテニウム膜４４によってキャパシタ４０はキャパシタ１０と同様の効果を奏する。なお、上述の未反応のシリコン膜４６をパターニングすることにより当該膜４６から例えば配線やヒューズや抵抗体を形成することが可能である。換言すれば、そのような配線を形成するための工程とシリサイドルテニウム膜４４の形成工程とでシリコン膜４６の形成工程及び除去工程を共通化することができる。
【００５７】
なお、キャパシタ３０と同様に、下部電極１１の側面１１Ｗを露出させた後に、シリコン膜４６を形成し下部電極１１をシリサイド化しても良い。
【００５８】
実施の形態５．
図２３に実施の形態５に係るキャパシタ５０を説明するための断面図を示す。なお、キャパシタ５０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【００５９】
キャパシタ５０は図２のキャパシタ１０の下部電極１１及び酸化ルテニウム膜１４を下部電極５１及びシリコン窒化膜（ないしは絶縁体）５４にそれぞれ変えた構造を有しており、キャパシタ５０のその他の構成は図２のキャパシタ１０と基本的に同様である。
【００６０】
詳細には、図２３の下部電極５１はシリコンから成り、図２の下部電極１１と同様の形状を有している。なお、下部電極５１は、図２の下部電極１１の上面１１Ｔ、下面１１Ｂ、側面１１Ｗ及び開口１１Ａに対応する上面５１Ｔ、下面５１Ｂ、側面５１Ｗ及び開口５１Ａを有している。また、図２３のシリコン窒化膜５４は図２の酸化ルテニウム膜１４と同様の形状を有しており、酸化ルテニウム膜１４の上面１４Ｔに対応する上面５４Ｔを有している。なお、シリコン窒化膜５４は図９の酸化ルテニウム膜２４と同様に開口５１Ａの底部付近にまで到達していなくても構わない。
【００６１】
次に、図２４〜図２８の断面図を参照しつつキャパシタ５０の製造方法を説明する。まず、例えばキャパシタ１０の製造方法を用いて図３の状態の基板を得る。
【００６２】
その後、図２４に示すように、例えばＣＶＤ法によって、穴１５Ａを埋めるように層間膜１５上にシリコン膜（ないしは導電膜）５１Ｐを形成する。そして、図２５に示すように、例えばＣＭＰ法やドライエッチバック法によってシリコン膜５１Ｐのうちで穴１５Ａの外の部分を除去する。かかる除去工程後に穴１５Ａ内に残ったシリコン膜５１が下部電極５１になる。なお、複数のキャパシタ５０を同時に形成する場合、当該除去工程によって各キャパシタ５０の下部電極５１が互いに分離される。
【００６３】
このとき、キャパシタ１０等の製造方法と同様に、シリコン膜５１Ｐ内のボイドは開口５１Ａに成りうるが、半導体装置１００内の全ての下部電極５１に開口５１Ａが発生するわけではない。
【００６４】
次に、図２６に示すように、熱窒化（例えば窒化性雰囲気中における７５０℃〜９５０℃の熱処理）によってシリコン膜５１の露出表面、具体的には上面５１Ｔ及び開口５１Ａの内表面を窒化する。これにより、シリコン膜５１に接するシリコン窒化膜５４が形成される。このとき、シリコン窒化膜５４の形成時の体積膨張によって開口５１Ａが埋められ、開口５１Ａの開口入り口が塞がれる。
【００６５】
その後、例えばキャパシタ１０の製造方法を用いて、層間膜１５を除去し（図２７参照）、誘電体膜１２を形成し（図２８参照）、上部電極１３を形成することにより、図２３のキャパシタ５０が得られる。
【００６６】
シリコン窒化膜５４によってキャパシタ５０はキャパシタ１０と同様の効果を奏する。
【００６７】
上述の説明ではシリコン窒化膜５４の形成に熱窒化法を用いたが、プラズマ窒化法を用いることも可能である。プラズマ窒化法は熱窒化法よりも低温プロセスなので、キャパシタ２０と同様に、既に形成されている不純物層のプロファイルが変化するのを抑制することができ、半導体装置１００の信頼性を高めることができる。なお、酸化法やシリサイド反応を用いることにより、シリコン窒化膜５４に変えて、シリコン酸化膜やシリサイド膜を適用することも可能である。
【００６８】
実施の形態６．
図２９に実施の形態６に係るキャパシタ６０を説明するための断面図を示す。なお、キャパシタ６０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【００６９】
図２９に示すようにキャパシタ６０はスタック（ｓｔａｃｋ）型のキャパシタであり、より具体的にはその中でもクラウン（ｃｒｏｗｎ）型又は円筒型と呼ばれる。キャパシタ６０は、下部電極６１と、上部電極１３と、両電極６１，１３間に配置されたキャパシタ誘電体膜１２とを含んでおり、更に例えばシリコン酸化物から成る絶縁体６７を含んでいる。
【００７０】
下部電極６１は例えばシリコンから成り、円筒型ないしは器型をしている。ここでは、円筒型の凹部ないしは開口６１Ａが入り口から底部に向かうに従って狭くなる形状の場合を説明する。下部電極６１の内表面、すなわち開口６１Ａの内表面は粗面化されている。なお、図２の下部電極１１と同様に、下部電極６１は層間膜２（図１参照）上に配置されており、下部電極６１の底部は層間膜２内のプラグ９に接している。
【００７１】
下部電極６１の開口６１Ａ内の底部には例えばシリコン酸化物から成る絶縁体６７が配置されている。絶縁体６７は開口６１Ａを埋め尽くすことなく配置されている。すなわち、絶縁体６７の上面（開口６１Ａの入り口側の表面）６７Ｔは開口６１Ａの入り口の高さレベルには及んでいない。
【００７２】
そして、誘電体膜１２が下部電極６１及び絶縁体６７に対面しこれらの要素６１，６７を覆うように配置されており、更に誘電体膜１２を介して下部電極６１に対面しこれらの要素１２，６１を覆うように上部電極１３が配置されている。具体的にキャパシタ６０では、誘電体膜１２は下部電極６１、絶縁体６７及びストッパ膜８に接するように延在しており、下部電極６１及び絶縁体６７を覆っている。また、上部電極１３は誘電体膜１２に接し下部電極６１及び絶縁体６７を覆うように延在している。このとき、誘電体膜１２は下部電極６１、絶縁体６７及びストッパ膜８の表面に沿って延在しており、開口６１Ａ内に進入している。ただし、誘電体膜１２は開口６１Ａを埋め尽くしてはおらず、このため上部電極１３も開口６１Ａ内にも延在している。すなわち、キャパシタ６０では誘電体膜１２及び上部電極１３は下部電極６１の粗面化された表面に対面している。
【００７３】
次に、図３０〜図３６の断面図を参照しつつキャパシタ６０の製造方法を説明する。まず、プラグ９を含んだ層間膜２（図１参照）までが形成された状態の基板を準備する。なお、かかる状態の基板ではプラグ９の上面が層間膜２から露出している。
【００７４】
そして、既述のキャパシタ１０の製造方法と同様にして、図３０に示すように、層間膜２上にストッパ膜８及び層間膜１５をこの順序で形成し、その後、層間膜１５及びストッパ膜８を順に開口して穴６５Ａを形成する。これにより穴６５Ａ内にプラグ９の上面を露出させる。特に穴６５Ａは、層間膜１５の上面１５Ｔからストッパ膜８及びプラグ９に向かうに従って狭くなるように形成する。
【００７５】
その後、図３１に示すように、層間膜１５の上面１５上及び穴６５Ａの内表面上に例えばＣＶＤ法によって非晶質シリコン膜（ないしは導電膜）６１Ｐを形成する。このとき、穴６５Ａ内の露出表面に沿って且つ穴６５Ａ内を埋め尽くさないようにシリコン膜６１Ｐを形成することにより、シリコン膜６１Ｐのうちで穴６５Ａ内の部分（後に下部電極６１になる）によって器型が形作られることになる。そして、図３２に示すようにシリコン膜６１Ｐの露出表面を粗面化してシリコン膜６１Ｑを得る。具体的には、シリコンを含むガス、例えばジシラン（Ｓｉ２Ｈ６）ガスによって結晶成長核をシリコン膜６１Ｐ上に形成し、その後７５０℃〜８５０℃の熱処理を実施してシリコンをマイグレーションさせる。
【００７６】
次に、図３３に示すように、ＣＶＤ法やスピンコート法によってシリコン膜６１Ｑ上に絶縁体（例えばシリコン酸化膜）６７Ｐを形成して穴６５Ａを埋める。そして、図３４に示すように、シリコン膜６１Ｑ及び絶縁膜６７Ｐのうちで穴６５Ａの外の部分を例えばＣＭＰ法によって除去し、層間膜１５を露出させる。これにより、穴６５Ａ内に残ったシリコン膜６１が器型の下部電極６１になり、当該電極６１は穴６５Ａに対応の開口６１Ａを有する。また、開口６１Ａ内には絶縁体６７Ｐの一部が絶縁体６７Ｑとして残存する。なお、複数のキャパシタ６０を同時に形成する場合、当該除去工程によって各キャパシタ６０の下部電極６１が互いに分離される。
【００７７】
その後、図３５に示すように、フッ化水素酸溶液等によって層間膜１５及び絶縁体６７Ｑを除去する。特に、開口６１Ａの底部に絶縁体６７Ｑの一部を絶縁体６７として残すように絶縁体６７Ｑを除去する。また、層間膜１５は少なくとも下部電極６１付近の部分を除去して下部電極６１の外表面を露出させる。このとき、層間膜１５及び絶縁体６７Ｑは共にシリコン酸化膜から成るので、両要素１５，６７Ｑを一括して除去可能である。換言すれば、層間膜１５及び絶縁体６７Ｑは異なる材料であっても良く、そのような場合には両要素１５，６７Ｑを順次に除去すればよい（順序は問わない）。
【００７８】
そして、図３６に示すように、誘電体膜１２を下部電極１１及び絶縁体６７を覆うように形成する。この際、開口６１Ａを埋め尽くさないように絶縁体６７上及び下部電極６１上に誘電体膜１２を形成する。その後、誘電体膜１２上に上部電極１３を形成することにより、図２９のキャパシタ６０が得られる。
【００７９】
さて、絶縁体６７が無ければ、開口６１Ａの底部付近に薄い誘電体膜１２が形成され当該薄い誘電体膜１２に起因して電極６１，１３間に漏れ電流が発生する。しかしながら、キャパシタ６０では開口６１Ａの底部には絶縁体６７配置されており（これにより製造時においてはアスペクト比を下げられる）開口６１Ａの底部付近には誘電体膜１２及び上部電極１３が進入していないので、キャパシタ６０によればそのような漏れ電流を抑制・防止することができる。従って、キャパシタ６０は良好な電荷保持特性を有し、その結果、半導体装置１００は高い信頼性を有する。
【００８０】
かかる効果は、開口６１Ａが入り口から底部までほぼ同じ大きさの場合、及び／又は、開口６１Ａの内表面が粗面化されていない場合にも得られる。但し、開口６１Ａが入り口から底部に向かうに従って狭くなる場合、及び／又は、開口６１Ａの内表面が粗面化されている場合には、誘電体膜１２が薄くなりやすいので、上述の効果が顕著に発揮される。
【００８１】
なお、上記特許文献２（特開２０００−１５６４７６号公報）には円筒型の下部電極を有するキャパシタが紹介されているが、円筒内にはキャパシタ誘電膜以外の絶縁体は配置されていない。
【００８２】
実施の形態７．
図３７に実施の形態７に係るキャパシタ７０を説明するための断面図を示す。また、図３８にキャパシタ７０の製造方法を説明するための断面図を示す。なお、キャパシタ７０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【００８３】
既述のキャパシタ１０の製造方法では図６及び図７に示すように下部電極１１の周りの層間膜１５をストッパ膜８が露出するように除去する、すなわち厚さ方向において全て除去する。
【００８４】
これに対して、キャパシタ７０の製造方法では図３８に示すように層間膜１５を一部残す。その後、キャパシタ１０の製造方法と同様にして誘電体膜１２及び上部電極１３を順次に形成することにより、図３７のキャパシタ７０が得られる。このような製造方法に起因してキャパシタ７０の誘電体膜１２はストッパ膜８ではなく、残した層間膜１５に接する。
【００８５】
これによれば、残された層間膜１５によって下部電極１１を支えることができるので、当該電極１１の倒れや折れ等を防止することができる。すなわち、下部電極１１の高さが該電極１１を成す材料の強度に対して高すぎると下部電極１１が倒れたり折れたりしやすいが、上述の製造方法によればそのような事態を回避することができる。更に、残された層間膜１５によって誘電体膜１２とプラグ９との間の絶縁膜の量（厚さ）が増すので、誘電体膜１２の形成時の影響、例えば誘電体膜１２中の酸化種が拡散してプラグ９を酸化してしまうという影響を低減することができる。
【００８６】
なお、他のキャパシタ２０等の製造方法においても層間膜１５を一部残すようにしても良い。
【００８７】
実施の形態８．
さて、例えば図２のキャパシタ１０の構造はプラグに応用することができ、実施の形態８ではそのようなプラグを説明する。
【００８８】
既述の図１に示すように半導体装置１００では、層間膜２，８，３に渡ってビアホール（ないしは穴）８５Ａが形成されており、ビアホール８５Ａ内にプラグ８０１が配置されている。プラグ８０１は例えばルテニウムから成るプラグ本体８１と酸化ルテニウム膜（ないしは導電体）８４１とを含んでおり、プラグ本体８１と酸化ルテニウム膜８４１との関係はキャパシタ１０における下部電極１１と酸化ルテニウム膜１４との関係に相当する。
【００８９】
具体的には、プラグ本体８１はビアホール８５Ａの内表面上に配置されており、ビアホール８５Ａの入り口ないしは層間膜３の上面３Ｔにおいて開口している。なお、ビアホール８５Ａの内表面上にプラグ本体８１の一部として密着層やバリアメタル層を設けても良い。そして、酸化ルテニウム膜８４１はビアホール８５Ａ内においてプラグ本体８１を介して層間膜３，８，２に対面するようにプラグ本体８１上に形成されており、更にビアホール８５Ａ内から引き続きビアホール８５Ａの外にも形成されている。これにより酸化ルテニウム膜８４１はプラグ本体８１の上記開口を塞いでいる。
【００９０】
プラグ８０１はキャパシタ１０の製造方法（図３〜図６参照）を応用して製造可能である。すなわち、まず、下部電極１１と同様にして、ビアホール８５Ａ内にプラグ本体８１を形成し、その後、プラグ本体８１の露出表面を酸化することによって酸化ルテニウム膜８４１を形成する。プラグ８０１の製造においてもボイドに起因して、ＣＭＰ処理やドライエッチバック処理の後に開口が現れるが、酸化ルテニウム膜８４１の形成によりプラグ本体８１の上記開口が塞がれる。
【００９１】
このような製造方法に起因して、酸化ルテニウム膜８４１はビアホール８５Ａの外において層間膜３，８，２に接してはおらず、又、酸化ルテニウム膜８４１のうちでビアボール８５Ａの外の部分の上面８４１Ｔは層間膜３の上面３Ｔよりも高いレベルに在る。なお、配線１２２，１３２間の電気的接続が確立できれば、プラグ本体８１及び酸化ルテニウム膜８４１はビアホール８５Ａを完全に充填していなくても構わない。
【００９２】
このようなプラグ８０１によれば、プラグ本体８１の開口を塞ぐように酸化ルテニウム膜８４１が配置されているので、酸化ルテニウム膜８４１の形成後の工程で開口内に薬液等が進入してプラグ本体８１を浸食するのを防ぐことができる。その結果、半導体装置１００の信頼性が向上する。かかる効果はキャパシタ１０等についても当てはまる。
【００９３】
なお、図９のキャパシタ２０の下部電極１１及び酸化ルテニウム膜２４を、又は、図１７のキャパシタ４０の下部電極１１及びルテニウムシリサイド膜４４を、応用して、プラグ８０１と同様のプラグを形成することも可能である。
【００９４】
ところで、プラグ８０１では酸化ルテニウム膜８４１が層間膜３の上面３Ｔよりも突出しているので、配線１３２の形成不具合やコンタクト不具合が生じる場合がある。かかる点に鑑みれば、図３９の断面図に示すプラグ８０２の形状が望ましい。具体的には、プラグ８０２は図１のプラグ８０１において酸化ルテニウム膜８４１を酸化ルテニウム膜８４２に変えた構造を有しており、当該酸化ルテニウム膜８４２の形状は図１の酸化ルテニウム膜８４１においてビアホール８５Ａの外の部分を除去した形状にあたる。
【００９５】
プラグ８０２は、図４０の断面図に示すように、プラグ８０１の形成後に例えばＣＭＰ法で以て酸化ルテニウム膜８４１のうちでビアホール８５Ａの外の部分を除去することによって（プラグ８０１の形成後の露出表面を平坦化することによって）製造可能である。なお、プラグ８０１の形成後においてはプラグ本体８１の開口が塞がれているので、当該開口の入り口付近ないしは層間膜３の上面３Ｔ付近にはボイドは存在せず、このため酸化ルテニウム膜８４１の一部除去によってプラグ８０２に開口が生じることはない。
【００９６】
プラグ８０２は層間膜３の上面３Ｔと段差を形成しないので、配線１３２の形成不具合やコンタクト不具合を回避することができる。
【００９７】
なお、図９のキャパシタ２０の下部電極１１及び酸化ルテニウム膜２４を、又は、図１７のキャパシタ４０の下部電極１１及びルテニウムシリサイド膜４４を、応用して、プラグ８０２と同様のプラグを形成することも可能である。ここでプラグ８０２のプラグ本体８１は直接、配線１３２に接することに鑑みれば、図２３のキャパシタ５０の下部電極５１及びシリコン窒化膜５４を応用することも可能である。この場合、シリコン窒化膜は絶縁物なので、プラグはプラグ本体のみから成ることになる。
【００９８】
さて、プラグ８０２は次の製造方法によっても製造可能である。すなわち、図４１の断面図に示すように、プラグ本体８１用の導電膜８１Ｐを形成後、ＣＭＰ処理等を行わずに引き続き酸化処理を実施して酸化ルテニウム膜８４Ｐを形成する。その後、両膜８１Ｐ，８４Ｐのビアホール８５Ａの外の部分をＣＭＰ処理等によって除去して層間膜３を露出させる（図４０参照）。
【００９９】
なお、かかる製造方法の場合、酸化ルテニウム膜８１Ｐを開口を有するように形成する必要がある。なぜならば、ＣＭＰ処理後のプラグ８０２が開口を有さないようにするためには層間膜３の上面３Ｔ付近に酸化ルテニウム膜８４Ｐを形成することにより該上面３Ｔ付近にボイドが存在しないようにする必要があるからである。このとき、例えば既述のキャパシタ１０の製造方法においても、酸化ルテニウム膜１４で開口１１Ａを塞ぎうる限り、ルテニウム膜１１Ｐ（図４参照）はＣＭＰ処理の前に開口していても構わない。かかる点は他のキャパシタ２０等やプラグ８０１の製造方法についても同様である。
【０１００】
なお、上記特許文献３（特開２０００−２５２４４１号公報には、ルテニウムから成るプラグの窪みをＳｒＲｕＯ３で埋めるという技術が紹介されているが、かかる埋め込み工程はＳｒＲｕＯ３膜の堆積及びＣＭＰ処理によって実施される。これに対して、例えば本願の図１の酸化ルテニウム膜８４１はプラグ本体８１を酸化処理によって形成される。また、上記文献３のＳｒＲｕＯ３は形成方法に起因して、プラグが配置された層間膜の表面レベルから突出しておらず、本願の図１の酸化ルテニウム膜８４１とは形状が異なる。
【０１０１】
実施の形態９．
さて、上述の図４０のプラグ８０２に鑑みて、図２のキャパシタ１０を図４２の断面図に示すキャパシタ９０のように変形することも可能である。なお、キャパシタ９０はキャパシタ１０に変えて図１の半導体装置１００に適用可能である。
【０１０２】
具体的には、キャパシタ９０はキャパシタ１０において酸化ルテニウム膜１４のうちで開口１１Ａの外の部分を除去した構造にあたり、開口１１Ａ内にのみ酸化ルテニウム膜９４を有している。キャパシタ９０のその他の構成は図２のキャパシタ１０と基本的に同様であるが、酸化ルテニウム膜９４の適用によりキャパシタ９０では誘電体膜１２が下部電極１１の上面１１Ｔに接しており（このとき上面１１Ｔに対面している）、当該誘電体膜１２は酸化ルテニウム膜９４の頂部表面（上面１１Ｔに並ぶ表面）にも接している。
【０１０３】
キャパシタ９０は、キャパシタ１０の製造工程において図６に示すように酸化ルテニウム膜１４の形成した後に、当該膜１４のうちで開口１１Ａの外の部分を例えばＣＭＰ法やドライエッチバックで以て除去することにより、製造可能である。
【０１０４】
酸化ルテニウム膜９４によってキャパシタ９０はキャパシタ１０と同様の効果を奏する。
【０１０５】
図１３のキャパシタ３０の説明で述べたように、誘電体膜１２が例えば結晶性材料の場合、均質な誘電体膜１２を得るためには該膜１２の形成時の下地は単一の材料から成るのが好ましい。キャパシタ９０ではルテニウムから成る下部電極１１及び酸化ルテニウム膜９４が誘電体膜１２の下地になるが、当該下地において下部電極１１が占める割合はキャパシタ１０に比べて高い。このため、下地としてルテニウムが適している場合、例えば誘電体１２が酸化タンタル（Ｔａ２Ｏ５）の場合には、キャパシタ９０の方がより好ましいと言える。
【０１０６】
なお、図９及び図３７の酸化ルテニウム膜２４，１４、図１７のルテニウムシリサイド膜４４、及び、図２３のシリコン窒化膜５４を、酸化ルテニウム膜９４と同様の形状にすることも可能である。また、図１３の酸化ルテニウム膜３４ついても例えばドライエッチバックによって下部電極１１の上面１１Ｔよりも高い（突出した）部分を除去可能である。
【０１０７】
実施の形態１〜９の変形例．
なお、下部電極１１やプラグ本体８１等として、ルテニウムやシリコンの他に、パラジウム（Ｐｄ）やロジウム（Ｒｈ）等の白金属元素を用いることが可能であり、又、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＧＺＯ（Ｇａｌｌｉｕｍ ｄｏｐｅｄ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｒＣｕ２Ｏ２、ＣｕＩｎＯ２等の（透明な）酸化物半導体も適用可能である。
【０１０８】
また、下部電極１１の形状は上述の円柱形に限られず、例えば定方向に延在する直方体であっても良く（換言すれば穴１５Ａの形状は溝状であっても良く）、かかる点は下部電極５１やプラグ８０１等についても同様である。
【０１０９】
【発明の効果】
この発明によれば、例えばスタック型キャパシタの下部電極の開口やプラグの開口に起因した不具合を防止して、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】実施の形態１，８に係る半導体装置を説明するための断面図である。
【図２】実施の形態１に係るキャパシタを説明するための断面図である。
【図３】実施の形態１に係るキャパシタの製造方法を説明するための断面図である。
【図４】実施の形態１に係るキャパシタの製造方法を説明するための断面図である。
【図５】実施の形態１に係るキャパシタの製造方法を説明するための断面図である。
【図６】実施の形態１に係るキャパシタの製造方法を説明するための断面図である。
【図７】実施の形態１に係るキャパシタの製造方法を説明するための断面図である。
【図８】実施の形態１に係るキャパシタの製造方法を説明するための断面図である。
【図９】実施の形態２に係るキャパシタを説明するための断面図である。
【図１０】実施の形態２に係るキャパシタの製造方法を説明するための断面図である。
【図１１】実施の形態２に係るキャパシタの製造方法を説明するための断面図である。
【図１２】実施の形態２に係るキャパシタの製造方法を説明するための断面図である。
【図１３】実施の形態３に係るキャパシタを説明するための断面図である。
【図１４】実施の形態３に係るキャパシタの製造方法を説明するための断面図である。
【図１５】実施の形態３に係るキャパシタの製造方法を説明するための断面図である。
【図１６】実施の形態３に係るキャパシタの製造方法を説明するための断面図である。
【図１７】実施の形態４に係るキャパシタを説明するための断面図である。
【図１８】実施の形態４に係るキャパシタの製造方法を説明するための断面図である。
【図１９】実施の形態４に係るキャパシタの製造方法を説明するための断面図である。
【図２０】実施の形態４に係るキャパシタの製造方法を説明するための断面図である。
【図２１】実施の形態４に係るキャパシタの製造方法を説明するための断面図である。
【図２２】実施の形態４に係るキャパシタの製造方法を説明するための断面図である。
【図２３】実施の形態５に係るキャパシタを説明するための断面図である。
【図２４】実施の形態５に係るキャパシタの製造方法を説明するための断面図である。
【図２５】実施の形態５に係るキャパシタの製造方法を説明するための断面図である。
【図２６】実施の形態５に係るキャパシタの製造方法を説明するための断面図である。
【図２７】実施の形態５に係るキャパシタの製造方法を説明するための断面図である。
【図２８】実施の形態５に係るキャパシタの製造方法を説明するための断面図である。
【図２９】実施の形態６に係るキャパシタを説明するための断面図である。
【図３０】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３１】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３２】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３３】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３４】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３５】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３６】実施の形態６に係るキャパシタの製造方法を説明するための断面図である。
【図３７】実施の形態７に係るキャパシタを説明するための断面図である。
【図３８】実施の形態７に係るキャパシタの製造方法を説明するための断面図である。
【図３９】実施の形態８に係る他の半導体装置を説明するための断面図である。
【図４０】実施の形態８に係る他の半導体装置の製造方法を説明するための断面図である。
【図４１】実施の形態８に係る他の半導体装置の製造方法を説明するための断面図である。
【図４２】実施の形態９に係る他の半導体装置の製造方法を説明するための断面図である。
【符号の説明】
２，３ 層間膜、８ ストッパ膜（層間膜）、１０，２０，３０，４０，５０，６０，７０，９０ キャパシタ、１１，５１，６１ 下部電極、１１Ａ，５１Ａ，６１Ａ 開口、１１Ｔ，５１Ｔ 上面、１１Ｗ，５１Ｗ 側面、１１Ｐ，８１Ｐ ルテニウム膜（導電膜）、１２ 誘電体膜、１３ 上部電極、１４，２４，３４，９４ 酸化ルテニウム膜（導電体）、１５ 層間膜、１５Ａ，６５Ａ 穴、１５Ｔ 上面、４４ ルテニウムシリサイド膜（導電体）、５１Ｐ シリコン膜（導電膜）、５４ シリコン窒化膜（絶縁体）、６１Ｐ，６１Ｑ 非晶質シリコン膜（導電膜）、６７，６７Ｐ，６７Ｑ 絶縁体、８０１，８０２ プラグ、８１ プラグ本体、８５Ａ 穴、８４１，８４２，８４Ｐ 酸化ルテニウム膜（導電体）、１００ 半導体装置。
Claims (14)
- キャパシタを含んだ半導体装置であって、
上面及び側面を有すると共に前記上面に開口を有する、前記キャパシタの下部電極と、
前記開口内において入り口付近に少なくとも配置されており、前記下部電極の材料を組成の一部として含む導電体又は絶縁体と、
前記下部電極の前記上面及び前記側面に対面するように配置された、前記キャパシタの誘電体膜と、
前記誘電体膜を介して前記下部電極に対面するように配置された、前記キャパシタの上部電極と、を備える、
半導体装置。 - 請求項１に記載の半導体装置であって、
前記導電体又は前記絶縁体は前記開口内から引き続いて前記下部電極の前記上面上にも配置されている、
半導体装置。 - 請求項２に記載の半導体装置であって、
前記導電体又は前記絶縁体は前記下部電極の前記上面上から引き続き前記下部電極の前記側面上にも配置されている、
半導体装置。 - キャパシタを含んだ半導体装置であって、
開口を有する、前記キャパシタの下部電極と、
前記開口を埋め尽くすことなく前記開口の底部に配置された絶縁体と、
前記開口を埋め尽くすことなく前記絶縁体上及び前記下部電極上に配置された、前記キャパシタの誘電体膜と、
前記誘電体膜上に配置された、前記キャパシタの上部電極と、を備える、
半導体装置。 - 請求項４に記載の半導体装置であって、
前記下部電極は、前記開口内において粗面化された内表面、及び／又は、前記開口が入り口から前記底部に向かって狭くなるような形状、を有している、
半導体装置。 - プラグを含んだ半導体装置であって、
穴を有する層間膜と、
前記穴の入り口に開口を有して前記穴内に配置されたプラグ本体と、
前記プラグ本体の前記開口を塞ぐように前記穴内及び前記穴の外に配置されており且つ前記層間膜には接しないように配置されており、前記プラグ本体の材料を組成の一部として含む導電体と、を備え、
前記プラグは、前記プラグ本体及び前記導電体を含む、
半導体装置。 - 半導体装置の製造方法であって、
（ａ）層間膜を形成し、前記層間膜を開口して穴を形成する工程と、
（ｂ）前記層間膜上に導電膜を形成して前記穴内に前記導電膜を配置する工程と、
（ｃ）前記導電膜のうちで前記穴の外の部分を除去して前記層間膜を露出させる工程と、
（ｄ）前記導電膜の露出表面を酸化、シリサイド化、又は、窒化して酸化膜、シリサイド膜、又は、窒化膜を形成する工程と、を備える、
半導体装置の製造方法。 - 請求項７に記載の半導体装置の製造方法であって、
前記工程（ｄ）は、プラズマ酸化又はプラズマ窒化によって前記酸化膜又は前記窒化膜を形成する工程を含む、
半導体装置の製造方法。 - 請求項７又は請求項８に記載の半導体装置の製造方法であって、
前記半導体装置は、前記導電膜のうちで前記穴内の部分を下部電極として含むキャパシタを備え、
前記製造方法は、
（ｅ）前記工程（ｃ）の後に前記層間膜を除去して前記下部電極の側面を露出させる工程と、
（ｆ）前記工程（ｄ）及び（ｅ）の後に前記下部電極の上面及び前記側面に対面するように前記キャパシタの誘電体膜を形成する工程と、
（ｇ）前記誘電体膜を介して前記下部電極に対面するように前記キャパシタの上部電極を形成する工程と、を更に備える、
半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法であって、
前記工程（ｅ）を前記工程（ｄ）の前に実施する、
半導体装置の製造方法。 - 請求項９又は請求項１０に記載の半導体装置の製造方法であって、
前記工程（ｅ）は、前記層間膜の一部を残すように前記層間膜を除去する工程を含む、
半導体装置の製造方法。 - 請求項７乃至請求項１１のいずれかに記載の半導体装置の製造方法であって、
（ｈ）前記酸化膜、シリサイド膜、又は、窒化膜のうちで前記穴の外の部分を除去する工程を、更に備える、
半導体装置の製造方法。 - キャパシタを含んだ半導体装置の製造方法であって、
（ｉ）層間膜を形成し、前記層間膜を開口して穴を形成する工程と、
（ｊ）前記穴内の露出表面に沿って導電膜を形成する工程と、
（ｋ）前記穴を埋めるように前記導電膜上に絶縁体を形成する工程と、
（ｌ）前記導電膜のうちで前記穴の外の部分を除去して前記層間膜を露出させることにより、前記導電膜から前記キャパシタの下部電極を形成する工程と、
（ｍ）前記穴に対応する前記下部電極の開口の底部に前記絶縁体の一部を残すように前記絶縁体を除去する工程と、
（ｎ）前記層間膜を除去して前記下部電極を露出させる工程と、
（ｏ）前記工程（ｍ）及び（ｎ）の後に前記開口を埋め尽くすことなく前記絶縁体上及び前記下部電極上に前記キャパシタの誘電体膜を形成する工程と、
（ｐ）前記誘電体膜上に前記キャパシタの上部電極を形成する工程と、を備える、
半導体装置の製造方法。 - 請求項１３に記載の半導体装置の製造方法であって、
前記工程（ｎ）は、前記層間膜の一部を残すように前記層間膜を除去する工程を含む、
半導体装置の製造方法。
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