JP2000183314A - スタック形コンデンサ及びその製法 - Google Patents

Abstract

(57)【要約】 【目的】 高誘電定数層とバリア層の劣化を防ぐため
に、バリアをシールオフすることによってスタック形コ
ンデンサの容量を改善する。 【構成】 本発明によるスタック形コンデンサは、アク
セスデバイスに接続するためにトレンチの中に配置され
た１つの導電性プラグを含んでいる。１つのバリアは前
記プラグ内に形成され、そしてトレンチの中に配置され
る。誘電体層はトレンチを覆うように形成され、誘電体
層は１つの穴を形成し、その穴を通して少なくともバリ
アの一部を露出させる。第１電極は、穴の中で形成さ
れ、そして穴から延長している。コンデンサ誘電体層は
第１電極上に形成され、そして第２電極から第１電極を
分離させ、さらに誘電体層と第１電極とは、バリアの材
料とコンデンサ誘電体層の材料と、そしてコンデンサ誘
電体層を形成するのに用いられる酸化環境との間での、
化学的相互作用を実質的に防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スタック型コン
デンサ、そして特に半導体メモリ用のスタック形コンデ
ンサ製造に使用されるバリア層と高誘電定数材料と間の
相互作用を減少させるための延長トレンチに関する。

【０００２】

【従来の技術】半導体メモリセルは、データを蓄積する
ためにトランジスタによってアクセスされるコンデンサ
を含んでいる。データはコンデンサの状態に依存してハ
イ又はローのビットとして蓄積される。コンデンサの電
荷の充電又は放電は、データを読むためにアクセスされ
るときにはハイかローを示しており、またコンデンサ
は、そこにデータを書き込むために充電又は放電され
る。

【０００３】スタック形コンデンサは、半導体メモリに
使用されるコンデンサの型式である。スタック形コンデ
ンサは通常、デバイスの基板内に埋め込まれているトレ
ンチ形コンデンサに相対するコンデンサの蓄積ノードに
アクセスするために使用されるトランジスタの上面に位
置する。

【０００４】ダイナミックＲＡＭ(DRAM)などの半導体メ
モリにおいては、高誘電定数コンデンサ製造工程は、高
誘電率材料の蒸着を含んでいる。高誘電定数コンデンサ
の１つの型式では、バリウムストロンチウムチタニウム
酸化物(BSTO)などの高誘電定数材料の１つの層が酸化雰
囲気中で蒸着される。

【０００５】図１を参照すると、スタック形コンデンサ
を持つ構造２が示されている。スタック形コンデンサ３
は、２つの電極を含んでいる。通常はプラチナ（Ｐｔ）
である１つのトップ電極又は蓄積ノード４及び誘電体層
１８で分離されているボトム電極１２である。アクセス
トランジスタ５は、電気的に活性状態にあるとき、ビッ
トライン接触部８を通してビットライン７をプラグ１４
に結合するゲート６を含んでいる。プラグ１４は、拡散
バリア１６を通して電極１２に接続される。拡散バリア
は電極１２内に電荷を蓄積する。

【０００６】電極１２は、拡散バリア１６によってプラ
グ１４と分離される。プラグ１４は、多結晶シリコン
（多結晶シリコン又はポリー）であることが望ましい。
処理の間に、誘電体層１８は電極１２上に蒸着される。
通常、誘電体層１８は高誘電定数を持つ材料、例えばＢ
ＳＴＯ、である。拡散バリア１６は、電極１２と拡散バ
リア１６との間で酸化物層の生成を防ぐために使われて
いる。

【０００７】誘電体層１８とバリア１６との間の材料特
性は、それぞれの層の材料が相互作用するならば、劣化
していると考えられる。さらに、各層の化合物が接触状
態となるならば、誘電体層１８（ＢＳＴＯ）は拡散バリ
ア１６と反応する。図１に示される従来のデザインにお
ける、２つの材料の所与の近接状態においては、この反
応が生じる見込みは増加し、それはスタック形コンデン
サ３の特性を劣化させることになる。

【０００８】

【発明が解決しようとする課題】したがって、処理と拡
散の結果としての、高誘電定数層とバリア層の劣化を防
ぐために、バリアをシールオフすることによってスタッ
ク形コンデンサの容量を改善する必要性が存在する。さ
らに、ボトム電極の表面エリアを増加させることよって
スタック形コンデンサの容量を増加させる方法に関する
必要性も存在する。

【０００９】

【課題を解決するための手段】本発明によるスタック形
コンデンサは、アクセスデバイスに接続するためにトレ
ンチの中に配置された１つの導電性プラグを含んでい
る。１つのバリアは前記プラグ内に形成され、そしてト
レンチの中に配置される。誘電体層はトレンチを覆うよ
うに形成され、誘電体層は１つの穴を形成し、その穴を
通して少なくともバリアの一部を露出させる。第１電極
は、穴の中で形成され、そして穴から延長している。コ
ンデンサ誘電体層は第１電極上に形成され、そして第２
電極から第１電極を分離させ、さらに誘電体層と第１電
極とは、バリアの材料とコンデンサ誘電体層の材料と、
そしてコンデンサ誘電体層を形成するのに用いられる酸
化環境との間での、化学的相互作用を実質的に防止す
る。

【００１０】

【発明の実施の形態】本発明によるスタック形コンデン
サは、アクセスデバイスに接続するためにトレンチの中
に配置される導電性プラグを含んでいる。バリアはプラ
グ上に形成されて、そしてトレンチの中に配置される。
１つの誘電体層がトレンチを覆うように形成され、その
誘電体層は１つの穴を形成し、それを通して少なくとも
バリアの一部を露出させる。第１電極は穴の中に形成さ
れ、そしてその穴から延長している。コンデンサ誘電体
層は第１電極上に形成され、そして第２電極から第１電
極を分離させ、そして誘電体層と第１電極は、バリアの
材料でコンデンサ誘電体層を形成するときに使われる酸
化環境の化学的相互作用を実質的に防止する。

【００１１】本発明による、半導体メモリのための別の
スタック形コンデンサは、アクセストランジスタに接続
するためにトレンチの中に配置された導電性プラグを含
んでいる。バリアはプラグ上に形成されて、そしてトレ
ンチの中に配置される。誘電体層はトレンチを覆うよう
に形成され、誘電体層は１つの穴を形成して、それを通
して少なくともバリアの一部が露出される。第１電極は
穴の中で形成され、そして穴から延長している。第１電
極は導電性の材料から形成される。導電性材料を蒸着さ
せることによって、外輪部が導電性層の上面を形成す
る。ここにおいて外輪部は、表面エリアに第１電極の上
面を提供する。第１電極は、第１電極の実質的に平坦な
上面の表面エリアを超える、表面エリアを提供する。コ
ンデンサ誘電体層は第１電極の上で外輪作りされ、そし
て第２電極から第１電極を分離させる、そして誘電体層
と第１電極は、バリアの材料でコンデンサ誘電体層を形
成するときに使用される酸化環境の化学相互作用を実質
的に防ぐ。

【００１２】別の実施例では、誘電体層は窒化物を含む
ことができる。コンデンサ誘電体層は、バリウムストロ
ンチウムチタニウム酸化物を含んでいる。誘電体層の穴
は、意図的に、又は意図せずに、トレンチに対して整合
しない状態となっている。これは誘電体層の一部がバリ
アを覆うように延長され、そして第１電極の一部がトレ
ンチの側壁を越えて延長されている状態である。第１電
極はプラチナを含むことが望ましい。誘電体層は、厚み
において、約２０ｎｍと約２５０ｎｍの間にあることが
望ましい。バリアは少なくともＴａＮ、ＣｏＳｉ、Ｔｉ
Ｎ、ＷＳｉおよびＴａＳｉＮの１つを含むことが望まし
い。第１電極の上面の外輪部は、増加させることが望ま
しい。スタック形コンデンサの容量は、平坦な上面を持
つ第１電極を越えて、およそ２．５％からおよそ２５％
ほどの間だけ、増加する。

【００１３】スタック形コンデンサを製造するための方
法は、トレンチの中に１つのプラグと、そしてプラグ上
に形成された１つのバリアを提供するステップを含み、
トレンチは第１誘電体層の中に形成され、第１誘電体層
上及びバリア層上に第２誘電体層を形成するステップを
含み、少なくともバリアの一部を露出させるために第２
誘電体層内に１つの穴をパターン作りするステップを含
み、第２誘電体層上に、及び穴内に、導電性層を蒸着す
るステップを含み、第１電極を形成するために導電性層
をパターン作りするステップを含み、第１電極上にコン
デンサ誘電体層を形成するステップを含み、そしてコン
デンサ誘電体層上に第２電極を形成するステップを含ん
でいる。

【００１４】他の方法では、穴をパターン作りするステ
ップが、トレンチに整合しない穴をパターン作りするス
テップを含むこともできる。これは誘電体層の一部がバ
リアを覆って延長し、そして第１電極の一部がトレンチ
の側壁を越えて延長している状態である。第２誘電体層
の上と穴の内部に導電性層を蒸着するステップは、穴の
位置に対応する導電性層の上面の上に外輪部を形成する
ステップを含んでもよい。第１電極を形成するために導
電性層をパターン作りするステップは、上面の上に外輪
部を含む第１電極を形成するステップを含んでもよい。
第１電極の上面の外輪部は、平坦な上面を持つ第１電極
を越えて、スタック形コンデンサの容量をおよそ２．５
％からおよそ２５％ほどの間で増加させることが望まし
い。第２誘電体層を形成するステップは、およそ２０ｎ
ｍとおよそ２５０ｎｍとの間の厚みを持つ誘電体層を形
成するステップを含んでもよい。

【００１５】本発明のこれらの、そして他の目的、特色
および利点は、その説明的な実施例の以下の詳細な説明
から明らかになるであろう。これら説明は付随する図面
類と関連させて読まれるべきである。

【００１６】この開示は、以下の図面を参照しながら、
以下の望ましい実施例の詳細な説明を提供する。

【００１７】

【実施例】この開示は、半導体デバイスのためのスタッ
ク形コンデンサに、そしてより特定すれば半導体メモリ
のためのスタック形コンデンサの製造において、バリア
層と、高誘電定数材料を形成するのに使用される酸化環
境との相互作用を減少させるための延長トレンチに関す
る。延長トレンチはまた、バリア層と高誘電定数材料自
体との相互作用をも防ぐ。本発明は、トレンチを伸ばす
のに使用される誘電体層を含んでいる。このトレンチは
１つのプラグ及び１つのバリア材料を含んでいる。誘電
体層は、スタック形コンデンサのトップ電極とボトム電
極との間に蒸着された高誘電率材料からバリア材料を有
利にシールオフする。高誘電定数材料からバリアをシー
ルオフすることによって、これらの材料間の相互作用
と、そしてその相互作用によって引き起こされる劣化と
が防がれる。誘電体層はトレンチを延長させるのに使用
されるので、ボトム電極が蒸着されるとき、ボトム電極
は外輪部を含んでいる。外輪部はスタック形コンデンサ
の表面エリアを増加させ、その結果、スタック形コンデ
ンサの容量を増加させる。この外輪部は、本明細におい
てより詳細に説明されるであろう。

【００１８】図面を特に詳細に参照すると、同様な参照
数字は、いくつかの図面を通して同様な、又は同等な素
子を識別している。図２は、本発明の１つの特色による
スタック形コンデンサ１００を示している。誘電体層１
０８内にトレンチ１０５を形成し、そしてその中に導電
性材料を蒸着させることによって、プラグ１０６が、誘
電体層１０８の内側に形成されている。上面は例えば、
化学機械的な磨き（ＣＭＰ）によって平坦化されてい
る。プラグ１０６は、例えばドーピングされた多結晶シ
リコンのような、多結晶シリコン材料を含むことが望ま
しい。誘電体層１０８は、シリコン酸化物などの酸化物
を含んでもよい。

【００１９】図３を参照すると、プラグ１０６はエッチ
ング処理によって凹ませられることが望ましい。このエ
ッチング処理は、誘電体層１０８の材料に選択的なドラ
イエッチングを含んでもよい。この方法の次のステップ
におけるバリア層の蒸着の領域を提供するために、プラ
グ１０６は、前もって決められた深さに凹ませられる。

【００２０】図４を参照すると、プラグ１０６を凹ませ
た後、拡散バリア１１０又はバリア１１０が、プラグ１
０６の先端部分上に、そして誘電体層１０８の上面１１
１上に形成される。拡散バリア１１０は、ＴａＮ、Ｃｏ
Ｓｉ、ＴｉＮ、ＷＳｉ、ＴａＳｉＮまたは同等な材料を
含んでもよい。拡散バリア１１０は、当業技術者に公知
の１つの処理又は複数の処理によって蒸着される。拡散
バリア１１０は、ボトム電極１０４（図１０）とプラグ
１０６との間での原子の拡散を防ぐことを補助する。

【００２１】図５を参照すると、拡散バリア１１０を形
成するのに使用された材料が上面１１１から取り除かれ
る。望ましい実施例では、上面１１１は、機械的化学的
磨き処理を使用して平坦化される。拡散バリア１１０
は、トレンチ１０５の中に残っている。その結果、拡散
バリア１１０の上面１０９は誘電体層１０８の上面１１
１と実質的に共平面である。

【００２２】図６を参照すると、付加的な誘電体層１１
２が本発明に従って蒸着される。誘電体層１１２は、シ
リコン酸化物などの酸化物、シリコン窒化物などの窒化
物、または硼珪酸塩リンガラス（ＢＳＰＧ）などのガラ
スを含むことができる。誘電体層１１２は、化学蒸着処
理（ＣＶＤ）又はプラズマ拡張ＣＶＤ（ＰＥＣＶＤ）処
理によって蒸着することができるシリコン二酸化物を含
むことが望ましい。誘電体層１１２は、およそ２０ｎｍ
からおよそ２５０ｎｍの間の厚みを有することが望まし
い。

【００２３】図７と図８を参照すると、誘電体層１１２
は、トレンチ１０５を延長させるようにパターン作りさ
れている。誘電体層１１２のパターンは当業技術者には
公知の方法、例えば誘電体層１１２の上にフォトレジス
ト材料を蒸着させ、適切な領域のフォトレジストをマス
クし、紫外線の光でフォトレジストを露光さし、そして
フォトレジストを現像することによって実行される。次
に、誘電体層１１２内に穴１１４を形成するためにフォ
トレジストはエッチマスクとして使用される。穴１１４
は、図７に示されるようにトレンチ１０５の壁に整合さ
れてもよい。すなわち、穴１１４はトレンチ１０５と同
じサイズである。しかしながら、望ましい実施例では、
穴１１４は歪曲されて、図８に示されるようにトレンチ
１０５に同心ではないようにされる。誘電体層１１２の
穴１１４の歪曲は、オーバラップ及びアンダーラップを
提供し、不整合に対する許容を増加させる。本発明によ
れば誘電体層１１２の穴１１４は、トレンチ１０５を有
効に延長させる。

【００２４】図９を参照すると、ボトム電極１０４（図
１０）は、穴１１４内に、そして誘電体層１１２の表面
１１８上に、導電性材料１２０を蒸着させることによっ
て拡散バリア１１０上に形成される。導電性材料１２０
はプラチナから形成されることが望ましいが、イリジウ
ム（Ｉｒ）、ルセニウム（Ｒｕ）又はルセニウム酸化物
（ＲｕＯ２）のような他の導電性材料も使用できる。導
電性材料１２０は、スパッタリング、または蒸発蒸着処
理などの、物理的蒸気蒸着（ＰＶＤ）処理によって蒸着
されることが望ましい。導電性材料１２０は、誘電体層
１１２を覆い、穴１１４内を満たしている。その結果、
導電性材料１２０から形成された外輪部１２２は、穴１
１４の上に形成される。

【００２５】図１０を参照すると、導電性材料１２０
は、電極１０４を形成するためにパターン作りされてい
る。このパターン作りは、当業技術者にとって公知であ
る方法で、例えば写真製版の後のエッチングによって実
行される。電極１０４は、穴１１４に同心であるか、ま
たは整合していることが望ましい。電極１０４のパター
ン作りの後に、外輪部１２２は電極１０４の上面に残さ
れる。

【００２６】図１１を参照すると、高誘電定数の層１０
２が電極１０４の上に蒸着され、パターン作りされる。
高誘電定数の層１０２は、バリウムストロンチウムチタ
ニウム酸化物（ＢＳＴＯ）から形成されることが望まし
い。ＢＳＴＯは高温で蒸着されることが望ましい。しか
しながら、高温は拡散を促進させるので、ＢＳＴＯ蒸着
温度は酸素などの材料の拡散を減少させるために制限さ
れなければならない。しかしながら本発明では、層１０
２のための蒸着温度は性能を下げないで都合よく増加さ
せることができる。それはバリア層１１０が電極１０４
によって高誘電定数の層１０２から「シールオフ」され
ているためである。処理及び動作の間には、高誘電定数
の層１０２から及び又は酸化蒸着環境からバリア層１１
０への、あるいはその反対の素子の拡散は、誘電体層１
１２及び電極１０４により妨げられる。誘電体層１１２
は、シリコンが窒化物を含むことが望ましく、そして電
極１０４はＰｔを含むことが望ましい。両方の材料には
優れた拡散抵抗性があり、そのため拡散を減少させるこ
とになる。さらに、第１領域１２４と第２領域１２６の
インタフェースは歪曲されているため、高誘電定数の層
１０２および／またはバリア層１１０からの素子の拡散
経路は、従来技術と比較して、かなり長い。

【００２７】図１２を参照すると、トップ電極１２８は
高誘電定数の層１０２上に形成されている。トップ電極
１２８とボトム電極１０４は、本発明に従ってスタック
形コンデンサ１００を形成する。スタック形コンデンサ
１００は、電極１０４及び１２８の表面エリアを増加さ
せるのに、外輪部１２２を都合よく使用している。これ
は、メモリデバイスの容量を増加させる。例えば、容量
はおよそ２．５％からおよそ２５％までの間で増加する
ことができる。このポイントから進展する、スタック形
コンデンサ１００の構造を完成させるためのさらなる処
理は、当業技術における通常の技能を有する者にとって
公知である。

【００２８】スタック形コンデンサのコンポーネント間
の相互作用を防ぐための延長トレンチに関する望ましい
実施例（これは説明を意図したもので制限することを意
図していない）が説明された。ここで当業技術者にとっ
ては上の説明から種種の変更及び変化をなし得ることに
注目すべきである。したがって、変更は開示された本発
明の特定の実施例の中で行われることができると理解さ
れるべきである。これらは添付されている請求項によっ
て概説される本発明の範囲と精神の中にあることは明ら
かである。本発明は詳細に、そして特に特許法による要
求に従って説明され、さらに請求され、そして許可証に
よって保護されるべき事項は添付する請求項に記述され
ている。

【図面の簡単な説明】

【図１】スタック形コンデンサ及びアクセストランジス
タを含む従来技術によるメモリセルの断面図である。

【図２】誘電体層内に形成されたトレンチと、そしてト
レンチ内に形成された導電性プラグとを持つ誘電体層の
横断面図である。

【図３】プラグを凹ませた後の図２の構造の横断面図で
ある。

【図４】バリア層が蒸着された後の図３の構造の横断面
図である。

【図５】バリア層と誘電体層とを除去平坦化した後の図
4の構造の横断面図である。

【図６】本発明によってその上に付加的な誘電体層を蒸
着した後の図５の構造の横断面図である。

【図７】本発明によってトレンチの側壁と一致してパタ
ーン作りされた付加的な誘電体を示す図６の構造の横断
面図である。

【図８】本発明によってトレンチの側壁に関して歪曲さ
れてパターン作りされた付加的な誘電体を示す図７の構
造の横断面図である。

【図９】本発明によって構造上に蒸着された導電性層を
示す図８の構造の横断面図である。

【図１０】本発明による外輪部表面を持つ第１又はボト
ム電極を形成するためにパターン作りされた導電性層を
示す図９の構造の横断面図である。

【図１１】本発明によって第１電極上に蒸着され、パタ
ーン作りされた高誘電率コンデンサ誘電体層を示す図１
０の構造の横断面図である。

【図１２】本発明に従って高誘電率コンデンサの誘電体
層上に形成された第２電極又はトップ電極を示す図１１
の構造の横断面の図である。

【符号の説明】

２ スタック形コンデンサを持つ構造 ３ スタック形コンデンサ ４ トップ電極 ５ アクセストランジスタ ６ ゲート ７ ビットライン ８ ビットライン接触部 １２ ボトム電極 １４ プラグ １６ 拡散バリア １８ 誘電体層 １００ スタック形コンデンサ １０２ 層 １０４ ボトム電極 １０５ トレンチ １０６ プラグ １０８ 誘電体層 １１０ 拡散バリア １１１ 上面 １１２ 誘電体層 １１４ 穴 １１８ 表面 １２０ 導電性材料 １２２ 外輪部 １２４，１２６ 領域 １２８ トップ電極

Claims (24)

【特許請求の範囲】
1. 【請求項１】 スタック形コンデンサにおいて、 アクセスデバイスに接続するためにトレンチの中に配置
   された１つの導電性プラグと、 プラグ上に形成され、トレンチの中に配置された１つの
   バリアと、 トレンチを覆って形成された１つの誘電体層とを含み、 前記誘電体層は１つの穴を形成し、その穴を通して少な
   くともバリアの一部を露出させ、 穴の中に形成されて、穴から延長している第１電極と、 第１電極上に形成され、第２電極から第１電極を分離さ
   せている１つのコンデンサ誘電体層とを含み、 前記誘電体層及び前記第１電極が、前記バリアの材料と
   の化学的相互作用を実質的に防止している、ことを特徴
   とするスタック形コンデンサ。
2. 【請求項２】 誘電体層が窒化物を含む、請求項１記載
   のスタック形コンデンサ。
3. 【請求項３】 コンデンサ誘電体層が、バリウムストロ
   ンチウムチタニウム酸化物を含む、請求項１記載のスタ
   ック形コンデンサ。
4. 【請求項４】 誘電体層の一部がバリアを覆って延長さ
   れ、そして第１電極の一部がトレンチ側壁を越えて延長
   されているために、誘電体層内の穴がトレンチと整合し
   ていない、請求項１記載のスタック形コンデンサ。
5. 【請求項５】 第１電極がプラチナを含む、請求項１記
   載のスタック形コンデンサ。
6. 【請求項６】 誘電体層は厚みにおいて、およそ２０ｎ
   ｍとおよそ２５０ｎｍとの間にある、請求項１記載のス
   タック形コンデンサ。
7. 【請求項７】 バリアが少なくともＴａＮ、ＣｏＳｉ、
   ＴｉＮ、ＷＳｉおよびＴａＳｉＮの１つを含む、請求項
   １記載のスタック形コンデンサ。
8. 【請求項８】 半導体メモリのためのスタック形コンデ
   ンサにおいて、 アクセストランジスタに接続するためにトレンチの中に
   配置された１つの導電性プラグと、 プラグ上に形成され、トレンチの中に配置された１つの
   バリアと、 トレンチを覆うように形成された１つの誘電体層とを含
   み、 前記誘電体層は１つの穴を形成し、その穴を通して少な
   くともバリアの一部が露出され、 前記穴の中に形成され、前記穴から延長されている第１
   電極を含み、 導電性材料を蒸着させることにより、外輪部が導電性層
   の上面に沿って形成されるように、前記第１電極が導電
   性材料から形成され、 ここにおいて、前記外輪部は、実質的に平坦な第１電極
   の上面の表面エリアを越える第１電極の上面のための表
   面エリアを提供し、 第１電極上に外輪作りされ、そして第２電極から第１電
   極を分離させるコンデンサ誘電体層を含み、 前記誘電体層と前記第１電極とは、バリアとの化学的相
   互作用を実質的に防止する、ことを特徴とする、スタッ
   ク形コンデンサ。
9. 【請求項９】 誘電体層が窒化物を含む、請求項８記載
   のスタック形コンデンサ。
10. 【請求項１０】 コンデンサ誘電体層が、バリウムスト
    ロンチウムチタニウム酸化物を含む、請求項８記載のス
    タック形コンデンサ。
11. 【請求項１１】 誘電体層の一部はバリアを覆って延長
    し、第１電極の一部はトレンチ側壁を越えて延長するよ
    うに、誘電体層の穴がトレンチに整合していない、請求
    項８記載のスタック形コンデンサ。
12. 【請求項１２】 第１電極がプラチナを含む、請求項８
    記載のスタック形コンデンサ。
13. 【請求項１３】 誘電体層は厚みにおいておよそ２０ｎ
    ｍとおよそ２５０ｎｍとの間にある、請求項８記載のス
    タック形コンデンサ。
14. 【請求項１４】 バリアが少なくともＴａＮ、ＣｏＳ
    ｉ、ＴｉＮ、ＷＳｉおよびＴａＳｉＮの１つを含む、請
    求項８記載のスタック形コンデンサ。
15. 【請求項１５】 平坦な上面を持っている第１電極を越
    えておよそ２．５％からおよそ２５％の間で、第１電極
    の上面の外輪部がスタック形コンデンサの容量を増加さ
    せる、請求項８記載のスタック形コンデンサ。
16. 【請求項１６】 スタック形コンデンサの製造方法にお
    いて、 トレンチの中に１つのプラグと、そしてプラグ上に形成
    された１つのバリアを提供するステップと、 第１誘電体層上に、そしてバリア層上に第２誘電体層を
    形成するステップと、 少なくともバリアの一部を露出させるために第２誘電体
    層内の穴をパターン作りするステップと、 第２誘電体層の上と、そして穴の中に、導電性層を蒸着
    するステップと、 第１電極を形成するために導電性層をパターン作りする
    ステップと、 第１電極上にコンデンサ誘電体層を形成するステップ
    と、 コンデンサ誘電体層上に第２電極を形成するステップと
    を含んでいる、ことを特徴とするスタック形コンデンサ
    の製造方法。
17. 【請求項１７】 穴をパターン作りするステップは、穴
    をトレンチに整合しないようにパターン作りするステッ
    プを含み、 誘電体層の一部がバリアを覆うように延長し、そして第
    １電極の一部がトレンチ側壁を越えて延長する、請求項
    １６記載の方法。
18. 【請求項１８】 第２誘電体層の上に、そして穴の中に
    導電性層を蒸着するステップは、穴の位置に対応する導
    電性層の上面に外輪部を形成するステップを含む、請求
    項１６記載の方法。
19. 【請求項１９】 導電性層の第１電極を形成するために
    パターン作りするステップは、上面に外輪部を含む第１
    電極を形成するステップを含む、請求項１８記載の方
    法。
20. 【請求項２０】 第１電極の上面の外輪部は、平坦な上
    面を持っている第１電極を越えて、およそ２．５％から
    およそ２５％の間でスタック形コンデンサの容量を増加
    させる、請求項１９記載の方法。
21. 【請求項２１】 第２誘電体層を形成するステップは、
    およそ２０ｎｍとおよそ２５０ｎｍとの間の厚みを持つ
    誘電体層を形成するステップを含む、請求項１６記載の
    方法。
22. 【請求項２２】 コンデンサ誘電体層がバリウムストロ
    ンチウムチタニウム酸化物を含む、請求項１６記載の方
    法。
23. 【請求項２３】 第１電極がプラチナを含む、請求項１
    ６記載の方法。
24. 【請求項２４】 バリアが少なくともＴａＮ、ＣｏＳ
    ｉ、ＴｉＮ、ＷＳｉおよびＴａＳｉＮの１つを含む、請
    求項１６記載の方法。