JP2621609B2

JP2621609B2 - 電荷蓄積容量を備えた半導体装置及びその製造方法

Info

Publication number: JP2621609B2
Application number: JP2203314A
Authority: JP
Inventors: 充坂本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-31
Filing date: 1990-07-31
Publication date: 1997-06-18
Anticipated expiration: 2012-06-18
Also published as: JPH0488665A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は積層型の電荷蓄積容量を備えた半導体装置及
びその製造方法に関し、特に半導体装置の高集積化に好
適の電荷蓄積容量を備えた半導体装置及びその製造方法
に関する。

［従来の技術］近時、シリコン半導体デバイスの高密度化及び高集積
化は急速な進歩を遂げている。そして、現在、0.8μｍ
程度の設計ルールで４メガビットDRAM（Dynamic Random
Access Memory）及び１メガビットSRAM（Static Rando
m Access Memory）等のVLSI（Very Large Scale Integr
ated Circuit）が商品化されている。また、0.5μｍ設
計ルールで16メガビットDRAM及び４メガビットSRAMのよ
うなULSI（Ultra Large Scale Integrated Circuit）が
研究開発されており、これらのULSIの実用化が検討され
ている。

このような高密度及び大容量の半導体デバイスにおい
ては、平面上での素子の微細化と共に、縦方向の有効活
用、即ち素子の３次元化が必要になってくる。この場合
に、能動素子の３次元化に比して、抵抗及び容量等の受
動素子の３次元化の方が容易であり、現在、抵抗及び容
量を３次元化して形成した半導体デバイスが商品化され
ている。

ところで、DRAMの高密度化には電荷蓄積容量の３次元
化が必要であり、現在、１メガビットDRAM及び４メガビ
ットDRAM等において、トレンチ構造型又はスタック構造
型の容量が実用化されている。しかし、0.5乃至0.6μｍ
の設計ルールによる16メガビットDRAM及びそれ以上に設
計ルールが厳しい64メガビットDRAMの場合には、容量絶
縁膜の誘電率の増大化、容量電極構造の改良又は多層化
が必要になってくるといわれている。このような容量の
構造としてフィン構造（IEDM Tech.Dig.第592頁、1988
年発行）及びシリンダー構造（VLSI Symp.第69頁、1989
年発行）が提案されている。

しかしながら、これらのフィン構造及びシリンダー構
造の容量を備えた半導体装置を実用化する場合には、容
量下部電極の構造が複雑であるため、容量絶縁膜及び容
量対向電極を前記容量下部電極の表面上に均一に形成す
ることが極めて困難であると共に、容量下部電極パター
ンのアスペクト比が大きくなるため、配線に必要な層間
絶縁膜の平坦化が困難であるという問題点がある。従っ
て、これらの構造は実用化されていない。

第７図は、従来の電荷蓄積容量を備えた半導体装置の
１例を示す断面図である（IEEE Trans.Electron Device
s、Vol.ED−27,第1596頁、1980年発行）。

シリコン半導体基板41の表面には、シリコン酸化膜42
が形成されており、このシリコン酸化膜42には開口部が
選択的に設けられている。この開口部の半導体基板41の
表面には、不純物が導入された拡散領域43が選択的に設
けられている。そして、シリコン酸化膜42上には、前記
開口部を埋め込んで、シリコン膜44が所定のパターンで
形成されている。このシリコン膜44には、不純物が高濃
度で導入されている。このシリコン膜44上を含むシリコ
ン酸化膜42上には、容量絶縁膜46が形成されている。そ
して、この容量絶縁膜46上には、対向電極47が形成され
ている。

この半導体装置においては、シリコン膜44が容量下部
電極であり、この容量下部電極、容量絶縁膜46及び対向
電極47により、電荷蓄積容量が構成されている。

次に、この半導体装置の製造方法について説明する。

先ず、シリコン半導体基板41の表面に素子分離用のシ
リコン酸化膜42を厚く形成し、このシリコン酸化膜42に
選択的に開口部を設ける。その後、この開口部を埋め込
むと共に、シリコン酸化膜42上に所定のパターンで、例
えばリンを10²⁰atoms/cm³の濃度で含有するポリシリコ
ンからなるシリコン膜44を形成する。そして、このシリ
コン膜44から基板41表面にリンを拡散させて、拡散領域
43を選択的に形成する。

次いで、シリコン膜44を被覆するようにして、容量絶
縁膜46を形成する。その後、この容量絶縁膜46上に不純
物を導入したポリシリコン等を被着して、容量対向電極
47を形成する。これにより上述の半導体装置が完成す
る。

［発明が解決しようとする課題］しかしながら、上述した従来の半導体装置は、高密度
化及び微細化に伴って、以下に示す問題点が顕在化して
きた。即ち、シリコン酸化膜42に設ける開口部の開口寸
法の縮小化に伴って開口部のアスペクト比が大きくなる
ため、シリコン膜44を形成するためのリン等の有効不純
物を含有するポリシリコンを開口部に埋め込んで形成す
ることが困難である。また、容量絶縁膜46を薄膜化する
と、容量絶縁膜46との接触面で容量下部電極の反転現象
が発生し、このため電荷蓄積容量の容量値が低下してし
まう。これを回避するためには、容量下部電極であるシ
リコン膜44に含有している有効不純物の濃度を高くする
必要があるが、不純物濃度が高いポリシリコンをアスペ
クト比が大きい開口部に埋め込むことは極めて困難であ
る。更に、高密度化しつつ所定の容量値を確保するため
には、基板表面における単位面積当たりの容量下部電極
の表面積を大きくする必要があるが、従来は容量と他の
容量又は他の素子との間の間隔を縮小することが困難で
あり、このために高密度化が阻害されてしまう。

本発明はかかる問題点に鑑みてなされたものであっ
て、所定の容量値を確保できると共に、電荷蓄積容量と
他の電荷蓄積容量又は素子等との間の間隔を縮小するこ
とができ、半導体装置を従来に比してより一層高密度化
できる電荷蓄積容量を備えた半導体装置及びその製造方
法を提供することを目的とする。

［課題を解決するための手段］本発明に係る電荷蓄積容量を備えた半導体装置は、半
導体基板上に設けられた下部電極と、この下部電極の対
向電極と対向する面を少なくとも被覆する誘電体膜とを
有する電荷蓄積容量を備えた半導体装置において、前記
下部電極が第１のシリコン膜と前記第１のシリコン膜の
前記対向電極と対向する面で前記第１のシリコン膜と電
気的に接続された第２のシリコン膜とにより形成され、
前記第１のシリコン膜には不純物が10¹⁵乃至10¹⁸atoms/
cm³の濃度で導入されており、前記第２のシリコン膜に
は不純物が10¹⁸乃至10²⁰atoms/cm³の濃度で導入されて
いることを特徴とする。

本発明に係る電荷蓄積容量を備えた半導体装置の製造
方法は、半導体基板の表面に絶縁膜を形成する工程と、
この絶縁膜に選択的に開口部を設ける工程と、気相成長
法によりシリコンを選択エピタキシャル成長させること
により前記開口部を埋め込むと共に前記絶縁膜上に所定
のパターンで第１のシリコン膜を形成する工程と、この
第１のシリコン膜の側面及び上面にポリシリコンを選択
成長させて第２のシリコン膜を形成する工程と、を有す
ることを特徴とする。

［作用］本発明においては、容量下部電極が第１及び第２のシ
リコン膜により構成されている。従って、例えば、第１
のシリコン膜を開口部における被覆性が優れた選択エピ
タキシャル成長、選択ポリシリコン成長又は無定形シリ
コン成長等の方法で形成し、第２のシリコン膜を選択ポ
リシリコン成長により形成することにより、基板表面に
形成された拡散領域と下部容量電極とを確実に接続する
ことができると共に、容量と他の容量又は他の素子との
間隔を縮小することができる。また、例えば第２のシリ
コン膜の不純物濃度を高くすることにより、誘電体膜
（容量絶縁膜）と容量下部電極との接触面における前記
反転現象を回避できる。従って、半導体装置の高密度化
が可能になる。

この場合に、第２のシリコン膜と誘電体膜との間にタ
ングステン等の高融点金属又は窒化チタン若しくは窒化
タングステン等のバリアメタル膜を設けることにより、
誘電体膜と第２のシリコン膜との直接の接触が防止さ
れ、前記第２のシリコン膜の不純物濃度を高濃度にしな
くても、反転現象に起因する容量値の低下を回避するこ
とができる。

また、本発明方法においては、容量下部電極を、第１
のシリコン膜で開口部を埋め込む工程と、この第１のシ
リコン膜の上面及び側面にポリシリコンを選択成長させ
て第２のシリコン膜を形成する工程との２つの工程に分
けて形成する。これにより、上述の構造の電荷蓄積容量
を備えた半導体装置を容易に製造することができる。

第１のシリコン膜を、例えば気相成長（以下、CVDと
いう）法による選択エピタキシャル成長により形成する
と、開口部を確実に埋め込むことができると共に、第１
のシリコン膜を極めて微細に形成することができる。こ
のため、第１のシリコン膜はCVD法による選択エピタキ
シャル成長により形成することが好ましい。

［実施例］次に、本発明の実施例について添付の図面を参照して
説明する。

第１図は本発明の第１の実施例に係る電荷蓄積容量を
備えた半導体装置を示す断面図である。

Ｐ型シリコン半導体基板１の表面にはシリコン酸化膜
２が比較的厚く形成されている。このシリコン酸化膜２
には開口部が選択的に設けられており、この開口部の基
板１の表面にはN⁺型拡散領域３が形成されている。ま
た、前記開口部を埋め込むと共にシリコン酸化膜２上に
所定のパターンでシリコン膜（第１のシリコン膜）４が
形成されている。このシリコン膜４にはヒ素又はリンが
10¹⁵乃至10¹⁸atoms/cm³の濃度で導入されている。

このシリコン膜４の側面及び上面には不純物が導入さ
れた選択ポリシリコン膜（第２のシリコン膜）５が被着
されている。この選択ポリシリコン膜５にはヒ素又はリ
ンが10¹⁸乃至10²⁰atoms/cm³の濃度で導入されている。
そして、この選択ポリシリコン５上を含むシリコン酸化
膜２上には、シリコン窒化膜又はタンタル酸化膜等の高
誘電率材料膜からなる容量絶縁膜６が形成されており、
この容量絶縁膜６上には不純物が導入されたポリシリコ
ン又は金属材料からなる対向電極７が形成されている。

本実施例においては、容量下部電極がシリコン膜４及
び選択ポリシリコン膜５により構成されており、選択ポ
リシリコン膜５の不純物濃度が10¹⁸乃至10²⁰atoms/cm³
と高いため、容量絶縁膜６の膜厚を薄くしても、容量下
部電極と容量絶縁膜６との接触面における反転現象を回
避できる。

第２図は上述の半導体装置の製造方法を示す断面図、
第３図は同じくその平面図である。

先ず、Ｐ型シリコン基板１上に素子分離用のシリコン
酸化膜２を比較的厚く形成した後、このシリコン酸化膜
２に選択的に開口部2aを設ける。次に、この開口部2aか
ら基板表面にヒ素等をイオン注入してN⁺型拡散領域（図
示せず）を形成する。その後、開口部2aにおいて露出し
た基板１を成長の種とする選択エピタキシャル成長若し
くは選択ポリシリコン成長、通常のポリシリコン成長又
は無定形シリコン成長により、ヒ素又はリンを10¹⁵乃至
10¹⁸atoms/cm³の濃度で含有するシリコン膜４を形成す
る。なお、無定形シリコン成長によりシリコン膜４を形
成した場合には、このシリコン膜４に熱処理を施して、
シリコンをポリシリコンに変換する。また、ポリシリコ
ン成長及び無定形シリコン成長によりシリコン膜４を形
成するときには、パターニングに際して公知の微細加工
技術を使用する。

次に、CVD法によりこのシリコン膜４の表面上にの
み、ヒ素又はリンを10¹⁸乃至10²⁰atoms/cm³の濃度で含
有するポリシリコンを1000乃至5000Åの厚さに選択成長
させて選択ポリシリコン膜５を形成する。

次いで、第１図に示すように、全面にシリコン窒化膜
又はタンタル酸化膜等の高誘電率材料を被着して、容量
絶縁膜６を形成する。その後、この容量絶縁膜６上に不
純物が導入されたポリシリコン又は金属材料を被着して
対向電極７形成する。

上述の如く、本実施例においては開口部2aに露出した
半導体基板１を種とする選択エピタキシャル成長又は選
択ポリシリコン成長によりシリコン膜４を形成するか、
又はポリシリコン成長若しくは無定形シリコン成長等に
よりシリコン膜を形成した後このシリコン膜を微細加工
技術により成形してシリコン膜４を形成する。このた
め、開口部のアスペクト比が大きい場合でも、この開口
部を良好な状態で埋め込むことができる。また、このシ
リコン膜４の側面及び上面にポリシリコンを選択成長さ
せてポリシリコン膜５を形成するため、複数個の電荷蓄
積容量を形成する場合に、第３図に示すように、各容量
の下部電極間を極めて接近して形成することができる。
これにより、基板表面の単位面積当たりの容量下部電極
の表面積を、従来に比して約50％増加させることができ
る。

第４図（ａ）乃至（ｈ）は本発明をDRAMに適用した第
２の実施例に係る半導体装置の製造方法を工程順に示す
断面図である。

先ず、第４図（ａ）に示すように、Ｐ型シリコン半導
体基板11の表面に選択的にチャネルストッパー域12を形
成し、このチャネルストッパー域12上にシリコン酸化膜
13を形成する。

次に、第４図（ｂ）に示すように、基板11上にゲート
酸化膜14を形成し、このゲート酸化膜14上に、リンを含
有するポリシリコン又はシリサイド等によりゲート電極
15を選択的に形成する。そして、このゲート電極15をマ
スクとして、基板11の表面にリンをイオン注入して、拡
散領域16を比較的浅く形成する。その後、ゲート電極15
の側部及び上部に、シリコン酸化物等からなるスペーサ
17を形成する。

次に第４図（ｃ）に示すように、ゲート電極15及びス
ペーサ17をマスクとして基板11の表面にヒ素又はリンを
イオン注入した後、熱処理を施すことにより、拡散領域
18を比較的深く形成する。この熱処理により基板11の表
面が酸化される。

次に、第４図（ｄ）に示すように、拡散領域18上に開
口部を選択的に設ける。その後、リンを10¹⁶乃至10¹⁷at
oms/cm³の濃度で含有するポリシリコンにより、前記開
口部を埋め込むと共に、スペーサ17上に所定のパターン
でポリシリコン膜19を形成する。この場合に、ポリシリ
コンに含有されるリンの不純物濃度が比較的低いため、
開口部のアスペクト比が大きい場合も、ポリシリコン膜
成膜時の膜被覆性の劣化を抑制しつつ、開口部を埋め込
むことができる。

次に、第４図（ｅ）に示すように、第１の実施例と同
様にCVD法を使用し、ポリシリコン膜19を被覆するよう
にして、リンを10¹⁸乃至10²⁰atoms/cm³の濃度で含有す
るポリシリコンを選択成長させて、選択ポリシリコン膜
20を形成する。

次に、第４図（ｆ）に示すように、全面に容量絶縁膜
21を形成する。この容量絶縁膜21は、シリコン窒化膜を
形成しその表面を熱酸化させるか、又はシリコンオキシ
ナイトライド膜により、シリコン酸化膜換算で約50Åの
厚さに形成する。

次に、第４図（ｇ）に示すように、容量絶縁膜21上に
対向電極22を形成し、この対向電極22及び容量絶縁膜21
をパターニングする。

次いで、第４図（ｈ）に示すように、全面に層間絶縁
膜23を形成し、この層間絶縁膜23の表面から拡散領域18
に到達する開口部を選択的に設ける。そして、この開口
部を埋め込むと共に層間膜23上に所定の配線パターンで
電極配線24を形成する。このようにして、DRAMを製造す
ることができる。

本実施例においては、ポリシリコン膜19及び選択ポリ
シリコン膜20により容量下部電極が構成されている。こ
の場合に、ポリシリコン膜19の不純物濃度が比較的低い
ため、アスペクト比が大きい開口部に良好な被覆性でポ
リシリコン膜19を埋め込んで形成することができる。ま
た、このポリシリコン膜19には選択ポリシリコン膜20が
被着されているため、容量下部電極の表面積が比較的大
きい。更に、この容量下部電極の選択ポリシリコン膜20
中の不純物濃度の調整が可能である。従って、容量絶縁
膜21の厚さを薄くしても、この選択ポリシリコン膜20中
の不純物濃度を高くすることにより、容量下部電極と容
量絶縁膜との接触面における反転現象と、これに伴う容
量値の低下とを抑制することができる。これにより、DR
AMを従来に比して極めて高密度で製造することができ
る。

第５図は本発明の第３の実施例に係る電荷蓄積容量を
備えた半導体装置を示す断面図である。

半導体基板31の表面にはシリコン酸化膜32が形成され
ている。このシリコン酸化膜32には開口部が選択的に設
けられており、この開口部の下方にはN⁺型拡散層33が形
成されている。また、この開口部を埋め込むと共に、シ
リコン酸化膜32上に所定のパターンでシリコン膜34が形
成されている。

このシリコン膜34の側面及び上面には選択ポリシリコ
ン膜35が被着されている。また、この選択ポリシリコン
膜35の側面及び上面には、タングステン等の高融点金属
又は窒化チタン等からなるバリアメタル膜38が被着され
ている。そして、このバリアメタル膜38上を含むシリコ
ン酸化膜32上には、容量絶縁膜36が形成されている。ま
た、この容量絶縁膜36上には、対向電極37が形成されて
いる。

本実施例においては、選択ポリシリコン膜35と容量絶
縁膜36との間にバリアメタル膜38を介装しており、この
バリアメタル膜38により選択ポリシリコン膜35と容量絶
縁膜36とが接触することを防止している。このため、容
量絶縁膜36として例えば比誘電率が高いタンタル酸化膜
を使用しても、タンタル酸化膜が選択ポリシリコン膜35
と反応して容量絶縁膜36の絶縁性が劣化してしまうこと
を回避できる。このようにして、容量絶縁膜36として比
誘電率が高い物質を使用することにより、電荷蓄積容量
をより一層微細化することができる。また、選択ポリシ
リコン膜35と容量絶縁膜36とが直接接触しないため、選
択ポリシリコン膜35の不純物濃度が高くなくても、反転
現象を回避することができる。

第６図（ａ）乃至（ｈ）は上述の半導体装置の製造方
法を工程順に示す断面図である。

先ず、第６図（ａ）に示すように、Ｐ型シリコン半導
体基板31の表面に、公知の選択酸化法により、素子間絶
縁分離用のシリコン酸化膜32を比較的厚く形成する。そ
して、このシリコン酸化膜32に選択的に開口部を形成す
る。

次に、第６図（ｂ）に示すように、前記開口部を介し
て基板31にヒ素をイオン注入し、その後熱処理を施して
N⁺型拡散領域33を形成する。次いで、第１の実施例と同
様の方法により、前記開口部を埋め込むと共にシリコン
酸化膜32上で所定のパターンになるように、ヒ素又はリ
ンを10¹⁵乃至10¹⁸atoms/cm³の濃度で含有するシリコン
膜34を形成する。

次に、第６図（ｃ）に示すように、選択CVD法によ
り、このシリコン膜34の側面及び上面に、ヒ素又はリン
を含有した選択ポリシリコン膜35を形成する。この場合
に、選択ポリシリコン膜35のヒ素又はリンの濃度はシリ
コン膜34のヒ素又はリンの濃度と同程度にする。

次に、第６図（ｄ）に示すように、スパッタ法によ
り、全面にチタン金属薄膜38aを500乃至1000Åの厚さで
堆積させる。その後、このチタン金属薄膜38aに対して
熱処理を施す。これにより、選択ポリシリコン膜35に接
触している部分のチタン金属薄膜38aがポリシリコンと
反応して、チタンシリサイド膜が形成される。その後、
基板31をNH₄OH、H₂O₂及びH₂Oからなる薬液に浸漬する。
これにより、第６図（ｅ）に示すように、シリコン酸化
膜32上のチタンは除去され、選択ポリシリコン膜35の表
面にのみ、チタンシリサイド膜38bが残存する。

次に、アンモニア雰囲気中で熱処理を行う。これによ
り、第６図（ｆ）に示すように、チタンシリサイド膜38
bは、窒化チタン膜からなるバリアメタル膜38に変化す
る。

次に、第６図（ｇ）に示すように、プラズマCVD法又
はスパッタ法により、全面にタンタル酸化膜からなる容
量絶縁膜36を100Åの厚さで形成する。このタンタル酸
化膜からなる絶縁膜の比誘電率は、従来容量絶縁膜とし
て使用されている二酸化シリコン膜の比誘電率に比して
４乃至５倍と極めて大きい。従って、この容量絶縁膜36
は、膜厚が約20乃至30Åの極めて薄い二酸化シリコン膜
に相当する。

次いで、第６図（ｈ）に示すように、バイアススパッ
タ法又はCVD法により全面にタングステンを堆積させ
て、このタングステンからなる対向電極37を形成する。
これにより、半導体装置が完成する。

本実施例においては、選択ポリシリコン膜35の表面上
に窒化チタン等のバリアメタル膜38を形成するため、容
量絶縁膜36としてタンタル酸化膜等の高誘電率材料を使
用することが可能になる。このようなバリアメタルを使
用しない場合は、金属酸化物等の高誘電率材料は容量下
部電極を構成するシリコン元素と反応し、この高誘電率
材料の絶縁性が著しく劣化して容量絶縁膜としての機能
を果さなくなる。しかし、本実施例においては、容量下
部電極と容量絶縁膜36との間にバリアメタル膜38が介在
しているため、シリコン元素と金属酸化物等との反応を
防止することができる。

また、本実施例においては、選択ポリシリコン膜35表
面の反転現象がバリアメタル膜38により防止されるた
め、選択ポリシリコン膜35の不純物濃度はシリコン膜34
の不純物濃度と同一でよい。

なお、本実施例は、第２の実施例と同様に、DRAMセル
部に容易に適用することができる。

また、上述した各実施例においては、容量下部電極に
Ｎ型の不純物を導入したが、この容量下部電極にボロン
等のＰ型不純物を含有しても、上述の各実施例と同様の
効果を得ることができる。

［発明の効果］以上説明したように本発明によれば、容量下部電極が
第１及び第２のシリコン膜の２層により構成されている
ため、例えば第１のシリコン膜の不純物濃度を低くして
この第１のシリコン膜で開口部を埋め込むと共に誘電体
膜側の第２のシリコン膜の不純物濃度を高くすることに
より、アスペクト比が大きい開口部においても良好な被
覆性が得られると共に、半導体装置の高密度化のために
誘電体膜の膜厚を薄くしても反転現象を回避して所定の
容量値を確保することができる。

また、本発明方法においては、選択エピタキシャル成
長等により第１のシリコン膜を形成した後、この第１の
シリコン膜の側面及び上面にポリシリコンを選択成長さ
せて第２のシリコン膜を形成するから、電荷蓄積容量と
他の電荷蓄積容量又は他の素子等との間の間隔を極めて
狭くすることができる。これにより、所定の容量値を確
保しつつ、電荷蓄積容量を備えた半導体装置を従来に比
して著しく高密度化することができる。

従って、本発明は、64メガビットDRAM及び124メガビ
ットDRAM等の高密度な半導体装置の製造に極めて有用で
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る電荷蓄積容量を備
えた半導体装置を示す断面図、第２図は同じくその製造
方法を示す断面図、第３図は同じくその平面図、第４図
（ａ）乃至（ｈ）は本発明をDRAMに適用した第２の実施
例に係る半導体装置の製造方法を工程順に示す断面図、
第５図は本発明の第３の実施例に係る電荷蓄積容量を備
えた半導体装置を示す断面図、第６図（ａ）乃至（ｈ）
は同じくその製造方法を工程順に示す断面図、第７図は
従来の電荷蓄積容量を備えた半導体装置の１例を示す断
面図である。 1,11,31,41;半導体基板、2,13,32,42;シリコン酸化膜、
2a;開口部、3,16,18,33,43;拡散領域、4,34,44;シリコ
ン膜、5,20,35;選択ポリシリコン膜、6,21,36,46;容量
絶縁膜、7,22,37,47;対向電極、12;チャネルストッパー
域、14;ゲート酸化膜、15;ゲート電極、17;スペーサ、1
9;ポリシリコン膜、23;層間絶縁膜、24;電極配線、38;
バリアメタル膜、38a;チタン金属薄膜、38b;チタンシリ
サイド膜

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に設けられた下部電極と、こ
の下部電極の対向電極と対向する面を少なくとも被覆す
る誘電体膜とを有する電荷蓄積容量を備えた半導体装置
において、前記下部電極が第１のシリコン膜と前記第１
のシリコン膜の前記対向電極と対向する面で前記第１の
シリコン膜と電気的に接続された第２のシリコン膜とに
より形成され、前記第１のシリコン膜には不純物が10¹⁵
乃至10¹⁸atoms/cm³の濃度で導入されており、前記第２
のシリコン膜には不純物が10¹⁸乃至10²⁰atoms/cm³の濃
度で導入されていることを特徴とする電荷蓄積容量を備
えた半導体装置。
【請求項２】前記第２のシリコン膜と前記誘電体膜との
間にバリアメタル膜が介装されていることを特徴とする
請求項１に記載の電荷蓄積容量を備えた半導体装置。
【請求項３】半導体基板の表面に絶縁膜を形成する工程
と、この絶縁膜に選択的に開口部を設ける工程と、気相
成長法によりシリコンを選択エピタキシャル成長させる
ことにより前記開口部を埋め込むと共に前記絶縁膜上に
所定のパターンで第１のシリコン膜を形成する工程と、
この第１のシリコン膜の側面及び上面にポリシリコンを
選択成長させて第２のシリコン膜を形成する工程と、を
有することを特徴とする電荷蓄積容量を備えた半導体装
置の製造方法。
【請求項４】前記第２のシリコン膜上にバリアメタル膜
を形成する工程を有することを特徴とする請求項３に記
載の電荷蓄積容量を備えた半導体装置の製造方法。
【請求項５】前記バリアメタル膜の形成工程が、前記第
２のシリコン膜上にチタン薄膜を形成する工程と、熱処
理により前記第２のシリコン膜の表面に接触している部
分の前記チタン薄膜を選択的にチタンシリサイド層に変
換する工程とを有することを特徴とする請求項４に記載
の電荷蓄積容量を備えた半導体装置の製造方法。