KR20000047950A - 스택 캐패시터의 부품간 상호작용을 방지하기 위한 연장된트렌치 - Google Patents
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Abstract
본 발명에 따른 스택 캐패시터는 액세스 디바이스에 연결하기 위해 트렌치 내에 배치되는 도전성 플러그를 포함한다. 배리어는 상기 플러그 위에 형성되어 트렌치 내에 배치된다. 유전체층은 트렌치 위에 형성되며, 상기 유전체층은 홀을 형성하며 상기 홀을 통하여 적어도 배리어의 일부가 노출된다. 제 1전극은 홀내에 형성되며 상기 홀로부터 연장한다. 캐패시터 유전체층은 제 1전극 위에 형성되며 제 2전극으로부터 제 1전극을 분리하며, 상기 유전체층 및 제 1전극은 상기 배리어의 재료와 상기 캐패시터 유전체층의 재료 및 캐패시터 유전체층을 형성하기 위하여 사용된 산화 환경사이의 화학 반응을 방지한다. 제조 방법이 포함된다.
Description
본 발명은 반도체 제조에 관한 것이며, 특히 반도체 메모리용 스택 캐패시터 제조에 이용되는 배리어 층 및 고 유전성 물질사이의 상호작용을 감소시키기 위한 연장된 트렌치에 관한 것이다.
반도체 메모리 셀은 데이터를 저장하기 위하여 트랜지스터에 의하여 액세스되는 캐패시터를 포함한다. 데이터는 캐패시터 상태에 따라 하이 또는 로우 비트로서 저장된다. 캐패시터의 충전 또는 충전 부족은 데이터를 판독하기 위하여 액세스될 때 하이 또는 로우를 나타내며, 캐패시터는 데이터를 기록하기 위하여 충전 또는 방전된다.
스택 캐패시터는 반도체 메모리에 이용되는 캐패시터 종류중 하나이다. 스택 캐패시터는 일반적으로 디바이스의 기판에 매립된 트렌치 캐패시터와 대향하여 배치되어 캐패시터의 저장 노드를 액세스하기 위하여 이용되는 트랜지스터의 상부에 배치된다.
다이내믹 랜덤 액세스 메모리(DRAM)와 같은 반도체 메모리에서, 고 유전성 캐패시터 형성 공정은 고 유전성 물질의 증착을 포함한다. 고 유전성 캐패시터중 한 형태에서, 바륨 스트론튬 티타늄 산화물(BSTO)과 같은 고 유전성 물질 층이 산화 분위기에서 증착된다.
도 1에서, 스택 캐패시터를 가진 구조물(2)이 도시된다. 스택 캐패시터(3)는 일반적으로 백금(Pt)으로된 상부 전극 또는 저장 노드(4) 및 유전체층(18)에 의하여 분리된 하부 전극(12)으로 구성된 두 개의 전극을 포함한다. 액세스 트랜지스터(5)는 전기적으로 활성화될 때 비트 라인 접점(8)을 통하여 플러그(14)와 연결되는 게이트(6)를 포함한다. 플러그(14)는 전극(12)에 전하를 저장하는 확산 배리어(16)를 통하여 전극(12)에 연결된다.
전극(12)은 확산 배리어(16)에 의하여 플러그(14)로부터 분리된다. 플러그(14)는 바람직하게 다결정 실리콘(폴리실리콘 또는 폴리)이다. 공정 중에, 유전체층(18)은 전극(12)위에 증착된다. 유전체층(18)은 일반적으로 예를 들어 BSTO와 같은 고 유전성을 가진 물질이다. 확산 배리어(16)는 전극(12)과 확산 배리어(16)사이에 산화물층이 형성되는 것을 방지하기 위하여 이용된다.
유전체층(18)과 배리어(16)사이의 물질 성질은 마약 각각의 층의 물질이 상호작용하면 악화된다. 또한, 유전체층(18)(BSTO)은 만약 각각의 층의 조성물이 접촉하게 될 경우 확산 배리어(16)와 반응한다. 도 1에 도시된 통상적인 설계에 따라 두 물질이 인접하게 되면, 이러한 반응이 발생할 가능성이 증가하여 스택 캐패시터(3)의 성질이 나빠진다.
따라서, 처리 및 확산에 의하여 고 유전성 층 및 배리어 층의 열화를 방지하기 위하여 배리어 층을 차폐함으로써 스택 캐패시터의 캐패시턴스를 개선하는 것이 필요하다. 또한, 하부 전극의 표면을 증가시켜 스택 캐패시터의 캐패시턴스를 증가시키는 방법이 요구된다.
도 1은 스택 캐패시터와 액세스 트랜지스터를 포함하는 종래기술의 메모리 셀의 단면도이다.
도 2는 유전체층의 단면도로서, 상기 유전체층에서는 트렌치가 형성되고 상기 트렌치에는 도전성 플러그가 형성된다.
도 3은 플러그를 리세싱한 후의 도 2 구조의 단면도이다.
도 4는 배리어 층이 증착된 후의 도 3 구조의 단면도이다.
도 5는 배리어 층 및 유전체층을 리세싱하고 평탄화한 후에 도 4 구조의 단면도이다.
도 6은 본 발명에 따라 추가의 유전체층이 상부에 증착된 후의 도 5 구조의 단면도이다.
도 7은 본 발명에 따라 트렌치의 측벽과 일치하도록 패터닝된 추가의 유전체를 도시하는 도 6 구조의 단면도이다.
도 8은 본 발명에 따라 트렌치의 측벽에 대하여 경사지게 패터닝된 추가의 유전체를 도시하는 도 7 구조의 단면도이다.
도 9는 본 발명에 따른 구조 위에 증착되는 도전층을 도시하는 도 8구조의 단면도이다.
도 10은 본 발명에 따라 기복부(contour)가 형성된 표면을 가진 제 1 또는 하부 전극을 형성하도록 패터닝된 도전층을 도시하는 도 9 구조의 단면도이다.
도 11은 본 발명에 따라 제 1전극 위에 증착되고 패터닝된 고유전성 캐패시터 유전체층을 도시하는 도 10구조의 단면도이다.
도 12는 본 발명에 따라 고유전성 캐패시터 유전체층위에 형성된 제 2전극 또는 상부 전극을 도시하는 도 11 구조의 단면도이다.
*도면의 주요부분에 대한 부호 설명*
100: 캐패시터 104: 하부 전극
105: 트렌치 106: 플러그
108, 112: 유전체층 110: 배리어
114: 홀
본 발명에 따른 스택 캐패시터는 액세스 디바이스에 연결하기 위하여 트랜지스터 내에 트렌치내에 배치되는 도전성 플러그를 포함한다. 배리어는 상기 플러그 위에 형성되어 트렌치 내에 배치된다. 유전체층은 트렌치 위에 형성되며, 상기 유전체층은 홀을 형성하며 상기 홀을 통하여 적어도 배리어의 일부가 노출된다. 제 1전극은 홀내에 형성되며 상기 홀로부터 연장한다. 캐패시터 유전체층은 제 1전극 위에 형성되며 제 2전극으로부터 제 1전극을 분리하며, 상기 유전체층 및 제 1전극은 상기 배리어 물질로 상기 캐패시터 유전체층을 형성할 때 이용되는 산화 환경의 화학 반응을 방지한다.
본 발명에 따른 반도체 메모리의 다른 스택 캐패시터는 액세스 트랜지스터에 연결하기 위하여 트렌치내에 배치된 도전성 플러그를 포함한다. 배리어는 상기 플러그 위에 형성되어 트렌치내에 배치된다. 유전체층은 트렌치 위에 형성되며, 상기 유전체층은 홀을 형성하며 상기 홀을 통하여 적어도 배리어의 일부가 노출된다. 제 1전극은 홀내에 형성되며 상기 홀로부터 연장하며, 제 1전극은 도전성 물질로 형성되어 도전성 물질을 증착할 때 도전성 층의 상부면에 기복부가 형성되도록 하며, 여기서 기복부는 제 1전극의 상부면에 제 1전극의 평평한 상부면의 표면 영역을 초과하는 표면 영역을 제공한다. 캐패시터 유전체층은 제 1전극 위에 기복부가 형성되며 제 2전극으로부터 제 1전극을 분리하며, 상기 유전체층 및 제 1전극은 상기 배리어 물질로 상기 캐패시터 유전체층을 형성할 때 이용되는 산화 환경의 화학 반응을 방지한다.
선택적인 실시예에서, 유전체층은 질화물을 포함한다. 캐패시터 유전체층은 바륨 스트론튬 티타늄 산화물을 포함할 수 있다. 유전체층의 홀은 의도적이거나 또는 의도적이지 않거나 트렌치와 오정렬되어 유전체층의 일부는 배리어 위로 연장되고 제 1전극의 일부는 트렌치 측벽을 넘어 연장된다. 제 1전극은 바람직하게 백금을 포함한다. 유전체층의 두께는 바람직하게 약 20 내지 250nm이다. 배리어는 바람직하게 TaN, CoSi, TiN, WSi 및 TaSiN중 적어도 하나를 포함한다. 제 1전극의 상부면의 기복부는 평평한 상부면을 가진 제 1전극에 비하여 약 2.5 내지 25%이상의 스택 캐패시터의 캐패시턴스를 증가시킨다.
스택 캐패시터를 제조하는 방법은 제 1유전체층에 형성된 내에 트렌치내의 플러그 및 상기 플러그 위에 형성된 배리어를 제공하는 단계, 상기 제 1유전체층 및 상기 배리어층위에 제 2유전체층을 형성하는 단계, 상기 배리어의 적어도 일부가 노출되도록 상기 제 2유전체층에 홀을 패터닝하는 단계, 상기 제 2유전체층위에서 상기 홀내에 도전층을 증착하는 단계, 제 1전극을 형성하도록 상기 유전층을 패터닝하는 단계, 상기 제 1전극 위에 캐패시터 유전체층을 형성하는 단계 및 상기 캐패시터 유전체층위에 제 2전극을 형성하는 단계를 포함한다.
다른 방법에서, 상기 홀을 패터닝하는 단계는 상기 홀이 상기 트렌치와 오정렬되도록 상기 홀을 패터닝하는 단계를 포함하여, 유전체층의 일부가 상기 배리어위로 연장하고 제 1전극의 일부가 트렌치 측벽을 넘어 연장하도록 할 수 있다. 상기 제 2유전체층위에 그리고 상기 홀내에 있는 도전층을 증착하는 단계는 홀의 위치에 대응하는 도전층의 상부면위에 기복부를 형성하는 단계를 포함할 수 있다. 제 1전극을 형성하도록 도전층을 패터닝하는 단계는 상기 상부면 위에 기복부를 포함하는 제 1전극을 형성하는 단계를 포함할 수 있다. 제 1전극의 상부면의 기복부는 바람직하게 평평한 상부면을 가진 제 1전극에 비하여 약 2.5 내지 25%이상 스택 캐패시터의 캐패시턴스를 증가시킨다. 제 2유전체층을 형성하는 단계는 약 20 내지 250nm의 두께를 가진 유전체층을 형성하는 단계를 포함할 수 있다.
이하 첨부된 도면을 참조로 본 발명을 설명한다.
본 설명은 반도체 디바이스용 스택 캐패시터에 관한 것이며, 특히 배리어와 반도체 메모리를 위한 스택 캐패시터 제조에 이용되는 고 유전성 물질을 형성하기 위하여 이용되는 산화 환경사이에서의 상호작용을 감소시키기 위한 연장된 트렌치에 관한 것이다. 연장된 트렌치는 또한 배리어 층 및 고 유전성 물질 자체사이의 상호작용을 방지한다. 본 발명은 플러그 및 배리어 물질을 포함하는 트렌치를 연장시키기 위하여 이용되는 유전체층을 포함한다. 유전체층은 스택 캐패시터의 상부 전극 및 하부 전극사이에 증착된 고 유전체로부터 배리어 물질을 차폐한다. 기복부는 스택 캐패시터의 표면 영역을 증가시켜 스택 캐패시터의 캐패시턴스를 증가시킨다. 기복부에 대하여 이하에서 상세히 설명한다.
도면에서 동일한 엘리먼트에 대하여는 동일한 도면부호를 가지며, 도 2는 본 발명의 일 특징에 따른 스택 캐패시터(100)를 도시한다. 플러그(106)는 유전체층(108)에 트렌치(105)를 형성하고 그 내부에 도전성 물질을 증착함으로써 유전체층(108)내부에 형성된다. 상부면은 예를 들어 화학 기계 연마(CMP)에 의하여 평탄화된다. 플러그(106)는 바람직하게 예를 들어 도핑된 폴리실리콘과 같은 다결정 물질을 포함한다. 유전체층(108)은 실리콘 산화물과 같은 산화물을 포함한다.
도 3에서, 플러그9106)는 에칭 처리에 의하여 홈이 형성된다. 에칭 처리는 유전체층(108) 물질에 대하여 선택적인 건식 에칭을 포함할 수 있다. 플러그(106)는 다음 단계에서 배리어 층의 증착을 위한 영역을 제공하도록 소정 깊이로 홈이 형성된다.
도 4에서, 플러그(106)에 홈을 형성한 후에, 확산 배리어(110) 또는 배리어(110)은 플러그(106)의 상부 및 유전체층(108)의 상부면(111)위에 형성된다. 확산 배리어(110)는 TaN, CoSi, TiN, WSi, TaSiN 또는 이와 등가인 물질을 포함할 수 있다. 확산 배리어(110)는 당업자에게 공지된 공정 및 공정들에 의하여 증착된다. 확산 배리어(110)는 하부 전극(104)(도 10) 및 플러그(106)사이에서 원자 확산을 방지하도록 한다.
도 5에서, 확산 배리어(110)를 형성하기 위하여 이용된 물질은 상부면(111)으로부터 제거된다. 바람직한 실시예에서, 상부면(111)은 화학 기계 연마 처리를 이용하여 평탄화된다. 확산 배리어(110)는 트렌치(105)내에 남겨져서 확산 배리어(110)의 상부면(109)이 유전체층(108)의 상부면(111)과 동일평면이 되도록 한다.
도 6에서, 추가의 유전체층(112)이 본 발명에 따라 증착된다. 유전체층(112)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 또는 보로실리케이트 포스포러스 유리(BSPG)와 같은 유리를 포함할 수 있다. 유전체층(112)은 화학 증착(CVD)공정 또는 플라즈마 보강 CVD(PECVD) 공정에 의하여 증착될 수 있는 실리콘이산화물을 포함한다. 유전체층(112)은 바람직하게 약 20 내지 250nm의 두께를 가진다.
도 7 및 8에서, 유전체층(112)은 트렌치(105)를 연장하도록 패터닝된다. 유전체층(112)의 패터닝은 예를 들어 유전체층(112)위에 포토레지스트 물질을 증착하고, 적당한 영역에 포토레지스트를 마스킹하고, 포토레지스트를 자외선에 노출시키고 그리고 포토레지스트를 현상하는 것과 같이 공지된 방법에 의하여 수행된다. 다음에 포토레지스트는 에칭 마스크로서 이용되어 유전체층(112)에 홀(114)을 형성하도록 한다. 홀(114)은 도 7에 도시된 바와 같이 트렌치(105)의 벽과 정렬될 수 있다. 즉, 홀(114)은 트렌치9105)과 동일한 사이즈이다. 그러나, 바람직한 실시예에서, 홀(114)은 도 8에 도시된 바와 같이 경사질 수 있으며 트렌치(105)과 중심이 같지 않을 수 있다. 이러한 유전체층(112)에 대한 홀(114)의 경사는 상부중첩 및 하부중첩을 제공하여 오정렬에 대한 허용공차를 증가시키도록 한다. 유전체층(112)의 홀(114)은 효율적으로 본 발명에 따라 트렌치(105)를 연장시킨다.
도 9에서, 하부 전극(104)(도 10)은 홀(114)내에 그리고 유전체층(112)의 표면(118)위에 도전성 물질(120)을 증착시킴으로써 확산 배리어(110)위에 형성된다. 도전성 물질(120)은 바람직하게 백금으로 형성되지만, 이리듐(Ir), 루테늄(Ru) 또는 루테늄 산화물(RuO2)과 같은 다른 도전성 물질이 사용될 수 있다. 도전성 물질9120)은 바람직하게 물리적 기상 증착(PVD) 공정에 의하여 예를 들어 스퍼터링 또는 증발 증착 공정에 의하여 증착된다. 도전성 물질(120)은 유전체층(112)을 덮고 홀(114)을 충진시킨다. 그 결과, 도전성 물질(120)로 만들어진 기복부(122)는 홀(114)위에 형성된다.
도 10에서, 도전성 물질(120)은 전극(104)을 형성하도록 패터닝된다. 이러한 패터닝은 예를 들어 에칭 공정 다음의 포토리소그래픽과 같은 공지된 방법에 의하여 수행된다. 전극(104)은 바람직하게 홀(114)과 중심이 같거나 또는 이와 정렬된다. 전극(104)을 패터닝한 후에, 기복부(122)는 전극(104)의 상부면에 남는다.
도 11에서, 고 유전성 층(102)은 전극(104)위에 증착되어 패터닝된다. 고 유전성 층(102)은 바람직하게 바륨 스트론튬 티타늄 산화물(BSTO)로 형성된다. BSTO는 바람직하게 고온에서 증착된다. 그러나, 고온은 확산을 증가시키기 때문에, BSTO 증착 온도는 산소와 같은 물질의 확산을 감소시키기 위하여 제한되어야 한다. 그러나, 본 발명에서는 층(102)에 대한 증착 온도가 증가하더라도 성능이 악화되지 않는데, 이는 배리어 층(110)이 전극(104)에 의하여 고 유전성 층(102)으로부터 차폐되기 때문이다. 가공 및 동작 중에, 고 유전성 층(102)으로부터 및/또는 산화 증착 환경으로부터 배리어 층(110)으로의 엘리먼트 확산 또는 그 반대의 확산은 유전체층(112)과 전극(104)에 의하여 방해된다. 바람직하게 유전체층(112)은 실리콘 질화물을 포함하며, 전극(104)은 Pt를 포함하는데, 이들 두 물질은 확산에 대하여 우수한 저항력을 가지기 때문에 확산이 감소된다. 또한, 제 1영역(124) 및 제 2영역(126)에서의 경계면이 경사져 있기 때문에, 고 유전성 층(102) 및/또는 배리어 층(110)으로부터의 엘리먼트 확산 경로는 종래 기술과 비교해서 상당히 길다.
도 12에서, 상부 전극(128)은 고 유전성 층(102)위에 형성된다. 상부 전극(128) 및 하부 전극(104)은 본 발명에 따라 스택 캐패시터(100)를 형성한다. 스택 캐패시터(100)는 바람직하게 기복부(122)를 사용하여 전극(104, 128)의 표면 영역을 증가시키도록 한다. 이는 메모리 디바이스의 캐패시턴스를 증가시킨다. 예를 들어, 캐패시턴스는 약 2.5 내지 25%증가될 수 있다. 스택 캐패시터(100)의 구조를 완료하기 위한 추가의 공정은 당업자에게 공지된 바와 같이 이 시점에서부터 진행한다.
스택 캐패시터의 부품사이의 상호작용을 방지하기 위한 연장된 트렌치에 대한 바람직한 실시예에 대하여 설명하였지만(이는 설명을 위한 것이지 이에 한정하고자 하는 것은 아님), 당업자는 상기 설명을 기초로 변형 및 변경이 가능하다. 따라서, 개시된 본 발명의 특정 실시예에서 변경이 이루어질 수 있으며, 이는 첨부된 청구범위에 나타난 본 발명의 범위 및 사상내에 있다. 본원의 권리범위는 첨부된 청구범위에 나타나 있다.
본 발명은 처리 및 확산에 의하여 고 유전성 층 및 배리어 층의 열화를 방지하기 위하여 배리어 층을 차폐함으로써 스택 캐패시터의 캐패시턴스를 향상시키는 효과를 가진다.
Claims (24)
- 스택 캐패시터에 있어서,액세스 디바이스를 연결시키기 위하여 트렌치내에 배치된 도전성 플러그;상기 플러그 위에 형성되며 상기 트렌치내에 배치되는 배리어;상기 트렌치내에 형성되며 적어도 상기 배리어의 일부를 노출시키는 홀을 형성하는 유전체층;상기 홀내에 형성되며 상기 홀로부터 연장되는 제 1전극; 및상기 제 1전극 위에 형성되며 상기 제 1전극을 제 2전극과 분리시키는 캐패시터 유전체층을 포함하며,상기 유전체층 및 제 1전극은 상기 배리어 물질과 화학 반응하는 것을 방지하는 것을 특징으로 하는 스택 캐패시터.
- 제 1항에 있어서, 상기 유전체층은 질화물을 포함하는 것을 특징으로 하는 스택 캐패시터.
- 제 1항에 있어서, 상기 캐패시터 유전체층은 바륨 스트론튬 산화물을 포함하는 것을 특징으로 하는 스택 캐패시터.
- 제 1항에 있어서, 상기 유전체층의 홀은 상기 트렌치와 오정렬되어 상기 유전체층의 일부가 상기 배리어 위로 연장하고 상기 제 1전극의 일부가 트렌치 측벽을 넘어 연장하도록 하는 것을 특징으로 하는 스택 캐패시터.
- 제 1항에 있어서, 상기 제 1전극은 백금을 포함하는 것을 특징으로 하는 스택 캐패시터.
- 제 1항에 있어서, 상기 유전체층의 두께는 약 20 내지 250nm인 것을 특징으로 하는 스택 캐패시터.
- 제 1항에 있어서, 상기 배리어는 TaN, CoSi, TiN, WSi 및 TaSiN중 적어도 하나를 포함하는 것을 특징으로 하는 스택 캐패시터.
- 반도체 메모리용 스택 캐패시터에 있어서,액세스 트랜지스터를 연결시키기 위하여 트렌치내에 배치된 도전성 플러그;상기 플러그 위에 형성되며 상기 트렌치내에 배치되는 배리어;상기 트렌치내에 형성되며 적어도 상기 배리어의 일부를 노출시키는 홀을 형성하는 유전체층;상기 홀내에 형성되고 상기 홀로부터 연장되는 제 1전극을 포함하는데, 상기 제 1전극은 도전성 물질로 형성되어 상기 도전성 물질을 증착할 때 상기 도전성 물질의 상부면에 기복부가 형성되고, 상기 기복부는 상기 제 1전극의 상부면에 상기 제 1전극의 평평한 상부면의 표면 영역을 초과하는 표면 영역을 제공하며; 및상기 제 1전극 위에 기복부가 형성되며 상기 제 1전극을 제 2전극과 분리시키는 캐패시터 유전체층을 포함하며,상기 유전체층 및 제 1전극은 상기 배리어와 화학 반응하는 것을 방지하는 것을 특징으로 하는 스택 캐패시터.
- 제 8항에 있어서, 상기 유전체층은 질화물을 포함하는 것을 특징으로 하는 스택 캐패시터.
- 제 8항에 있어서, 상기 캐패시터 유전체층은 바륨 스트론튬 산화물을 포함하는 것을 특징으로 하는 스택 캐패시터.
- 제 8항에 있어서, 상기 유전체층의 홀은 상기 트렌치와 오정렬되어 상기 유전체층의 일부가 상기 배리어 위로 연장하고 상기 제 1전극의 일부가 트렌치 측벽을 넘어 연장하도록 하는 것을 특징으로 하는 스택 캐패시터.
- 제 8항에 있어서, 상기 제 1전극은 백금을 포함하는 것을 특징으로 하는 스택 캐패시터.
- 제 8항에 있어서, 상기 유전체층의 두께는 약 20 내지 250nm인 것을 특징으로 하는 스택 캐패시터.
- 제 8항에 있어서, 상기 배리어는 TaN, CoSi, TiN, WSi 및 TaSiN중 적어도 하나를 포함하는 것을 특징으로 하는 스택 캐패시터.
- 제 8항에 있어서, 상기 제 1전극의 상부면의 기복부는 평평한 상부면을 가진 제 1전극 보다 약 2.5 내지 25%이상 스택 캐패시터의 캐패시턴스가 증가하는 것을 특징으로 하는 스택 캐패시터.
- 스택 캐패시터를 제조하는 방법에 있어서,제 1유전체층에 형성된 내에 트렌치내에 플러그 및 상기 플러그 위에 형성된 배리어를 제공하는 단계;상기 제 1유전체층 및 상기 배리어층위에 제 2유전체층을 형성하는 단계;상기 배리어의 적어도 일부가 노출되도록 상기 제 2유전체층에 홀을 패터닝하는 단계;상기 제 2유전체층위에서 상기 홀내에 도전층을 증착하는 단계;제 1전극을 형성하도록 상기 유전층을 패터닝하는 단계;상기 제 1전극 위에 캐패시터 유전체층을 형성하는 단계; 및상기 캐패시터 유전체층위에 제 2전극을 형성하는 단계를 포함하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
- 제 16항에 있어서, 상기 홀을 패터닝하는 단계는 상기 트렌치와 홀이 오정렬되도록 홀을 패터닝하는 단계를 포함하여 상기 유전체층의 일부가 상기 배리어 위로 연장하고 상기 제 1전극이 트렌치 측벽을 넘어 연장하도록 하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
- 제 16항에 있어서, 상기 제 2유전체층위에 도전층을 증착하는 단계는 상기 홀의 위치에 대응하는 상기 도전층의 상부면 위에 기복부를 형성하는 단계를 포함하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
- 제 18항에 있어서, 제 1전극을 형성하도록 상기 도전층을 패터닝하는 상기 단계는 상기 상부면에 상기 기복부를 포함하는 제 1전극을 형성하는 단계를 포함하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
- 제 19항에 있어서, 상기 제 1전극의 상부면의 상기 기복부는 평평한 상부면을 가진 제 1전극에 비하여 스택 캐패시터의 캐패시턴스가 약 2.5 내지 25% 증가하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
- 제 16항에 있어서, 제 2유전체층을 형성하는 상기 단계는 약 20 내지 250nm의 두께를 가진 유전체층을 형성하는 단계를 포함하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
- 제 16항에 있어서, 상기 캐패시터 유전체층은 바륨 스트론튬 티타늄 산화물을 포함하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
- 제 16항에 있어서, 상기 제 1전극은 백금을 포함하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
- 제 16항에 있어서, 상기 배리어는 TaN, CoSi, TiN, WSi 및 TaSiN중 적어도 하나를 포함하는 것을 특징으로 하는 스택 캐패시터 제조 방법.
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