KR20070016368A - 반도체소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 소자분리막을 형성하면서 트렌치에 역경사를 주어 리세스(recess) 게이트 형성시 혼(horn)의 발생을 줄이고, 트렌치를 매립할 때 이중의 산화막 구조를 사용하여 보이드(void)를 줄이고, 갭 매립 특성을 향상시킬 수 있는 소자분리막 형성방법에 관한 것이다.
본 발명에 따른 반도체소자의 소자분리막 형성방법은 반도체 기판 상부에 패드산화막 및 패드질화막을 형성하는 단계; 소자분리영역으로 예정된 부분의 패드질화막, 패드산화막 및 반도체 기판을 식각하여 역경사를 가진 트렌치를 형성하는 단계; 트렌치의 하부 및 측면에 월 산화막을 형성하는 단계; 식각공정으로 트렌치 하부의 월 산화막을 제거하는 단계; 트렌치의 하부에 제 1 매립산화막을 형성하고, 열처리공정을 수행하는 단계; 전체 표면 상부에 트렌치를 매립하는 제 2 매립산화막을 형성하는 단계; 패드질화막이 드러나도록 평탄화 식각공정으로 제 2 매립산화막을 제거하는 단계를 포함한다.
Description
도 1a 내지 1e는 종래 기술에 의한 반도체소자의 소자분리막 형성방법을 도시하는 단면도.
도 2a 내지 2h는 본 발명의 바람직한 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시하는 단면도.
도 3은 증착 온도에 따른 실리콘 기판상에서와 실리콘 산화막상에서의 증착속도의 비를 나타내는 그래프.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판
110 : 패드산화막
120 : 패드질화막
130 : 트렌치
140 : 월(wall) 산화막
150 : 제 1 매립산화막
160 : 제 2 매립산화막
170 : 리세스 게이트용 라인
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 소자분리막을 형성하면서 트렌치에 역경사를 주어 리세스(recess) 게이트 형성시 혼(horn)의 발생을 줄이고, 트렌치를 매립할 때 이중의 산화막 구조를 사용하여 보이드(void)를 줄이고, 갭 매립 특성을 향상시킬 수 있는 소자분리막 형성방법에 관한 것이다.
이하 첨부된 도면을 참고로 하여, 종래 기술에 의한 반도체소자의 소자분리막 형성방법 및 그 문제점을 설명하기로 한다.
도 1a 내지 1e는 종래 기술에 의한 반도체소자의 소자분리막 형성방법을 도시하는 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 패드산화막(20) 및 패드질화막(30)을 차례로 형성한다.
도 1b를 참조하면, 소자분리영역으로 예정된 부분의 패드질화막(30), 패드산화막(20) 및 반도체 기판(10)을 식각하여 트렌치(40)를 형성한다.
도 1c를 참조하면, 전체 표면 상부에 트렌치(40)를 매립하는 매립산화막(50)을 형성한다.
도 1d를 참조하면, 패드질화막(30)이 드러나도록 화학적기계적연마(CMP)공정으로 매립산화막(50)을 평탄화하고, 패드질화막(30) 및 패드산화막(20)을 제거한 다.
매립산화막(50)은 LPCVD(low pressure chemical vapor deposition) 산화막, 03-TEOS(Tetra Ethyl Ortho Silicate) 산화막 또는 고밀도 플라즈마(high density plasma; HDP) 산화막 중 어느 하나를 이용하여 형성한다.
그런데, LPCVD 산화막은 갭 매립 특성이 불량하여 0.30μm 이하의 디자인 룰을 가지는 소자에는 적용이 어려운 단점이 있고, O3-TEOS 산화막은 O3와 TEOS의 반응 특성에 기인하여 하부막의 종류에 따라 증착 두께와 막의 특성이 변화하는 단점이 있으며, 고밀도 플라즈마 산화막은 갭 매립 특성이 상당히 우수하나 역경사진 트렌치의 안쪽까지는 매립하지 못하는 단점이 있다.
도 1e를 참조하면, 트렌치(40)의 양쪽 옆의 반도체기판(10)의 중앙 부분을 식각하여 리세스 게이트용 라인(60)을 형성한다.
상기 식각과정에서 트렌치의 경사로 인해 혼(70)이 발생 되는 것을 알 수 있다.
혼(horn)이 발생되면, 리세스 게이트 형성시 저항이나 리플레쉬 타임등에 영향을 미치게 되는 문제점이 발생한다.
따라서 이를 개선하기 위해 소자분리막의 트렌치를 역경사로 제조하면 혼의 발생은 제거할 수 있다. 그러나 역경사 트렌치의 경우는 매립산화막 증착시 증착된 산화막이 역경사진 구석부분까지 침투하지 못하여 보이드(void)가 발생하는 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명은 소자분리막을 형성하면서 트렌치에 역경사를 주어 리세스(recess) 게이트 형성시 혼(horn)의 발생을 줄이고, 트렌치를 매립할 때 이중의 산화막 구조를 사용하여 보이드(void)를 줄이고, 갭 매립 특성을 향상시키는 것을 목적으로 한다.
본 발명에 따른 반도체소자의 소자분리막 형성방법은 반도체 기판 상부에 패드산화막 및 패드질화막을 형성하는 단계; 소자분리영역으로 예정된 부분의 패드질화막, 패드산화막 및 반도체 기판을 식각하여 역경사를 가진 트렌치를 형성하는 단계; 트렌치의 하부 및 측면에 월 산화막을 형성하는 단계; 식각공정으로 트렌치 하부의 월 산화막을 제거하는 단계; 트렌치의 하부에 제 1 매립산화막을 형성하고, 열처리공정을 수행하는 단계; 전체 표면 상부에 트렌치를 매립하는 제 2 매립산화막을 형성하는 단계; 패드질화막이 드러나도록 평탄화 식각공정으로 제 2 매립산화막을 제거하는 단계를 포함한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시하는 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 패드산화막(110) 및 패드질화막(120)을 형성한다.
도 2b를 참조하면, 소자분리영역으로 예정된 부분의 패드질화막(120), 패드산화막(110) 및 반도체 기판(100)을 식각하여 역경사를 가진 트렌치(130)를 형성한다.
상기 식각공정은 30 ~ 50 sccm의 Cl2 가스 및 50 ~ 80 sccm의 HBr 가스를 이용하여 수행하는 것이 바람직하다.
도 2c를 참조하면, 트렌치(130)의 하부 및 측면에 월(wall) 산화막(140)을 형성한다.
도 2d를 참조하면, 식각공정으로 트렌치(130) 하부의 월(wall) 산화막(140)을 제거한다.
상기 식각공정은 비등방성 식각공정이고, 250 ~ 350 sccm의 CF4 가스 및 O2 가스를 이용하여 수행하는 것이 바람직하다.
트렌치(130) 하부에서 실리콘 기판이 노출되도록 식각 타겟을 결정하고, 식각 손상을 최소화하기 위해 과도식각은 0 ~ 10 % 범위 내에서 실시하는 것이 바람직하다.
도 2e를 참조하면, 트렌치(130)의 하부에 제 1 매립산화막(150)을 형성한다.
제 1 매립산화막(150)은 O3-TEOS 산화막으로 형성하고, 400 ~ 500 ℃의 온도에서, 3 ~ 12 %의 03 농도로, 900 ~ 1000 Å 두께로 형성하는 것이 바람직하다.
참고로, 도 3은 증착 온도에 따른 실리콘 기판상에서와 실리콘 산화막상에서의 증착속도의 비를 나타내는 그래프이다. 도 3을 참조하면, 400 ~ 500 ℃의 온도 범위에서 매립 산화막을 증착하면 실리콘 기판이 노출된 트렌치(130) 하부에서의 증착 속도(RSi)가 월(wall) 산화막(140)이 형성되어 있는 트렌치(130) 측면에서의 증착 속도(RTh-Ox)보다 크기 때문에, 갭 매립 특성이 향상되어 하부의 보이드를 막을 수 있음을 알 수 있다.
이어 열처리공정을 수행한다.
상기 열처리공정은 N2 가스 분위기에서 1000 ~ 1100 ℃의 온도로, 20 ~ 30 분간 수행하는 것이 바람직하다.
상기 열처리공정으로 제 1 매립산화막(150)의 막 구조를 치밀화하고, 트렌치 하부의 월 산화막(140)을 제거하는 비등방성 식각공정에서 발생한 식각손상층을 회복시킬 수 있다.
도 2f를 참조하면, 전체 표면 상부에 트렌치(130)를 매립하는 제 2 매립산화막(160)을 형성한다.
제 2 매립산화막(160)은 고밀도 플라즈마 산화막으로 형성되고, 고밀도 플라즈마 O2와 SiH4의 비율이 1.1:1 ~ 1.3:1인 가스를 사용하여 3500 ~ 4500 Å의 두께로 형성하는 것이 바람직하다.
도 2g를 참조하면, 패드질화막(120)이 드러나도록 화학적기계적연마(CMP)공정으로 제 2 매립산화막(160)을 평탄화하고, 패드질화막(120) 및 패드산화막(110)을 제거한다.
도 2h를 참조하면, 트렌치(130)의 양쪽옆의 반도체기판(100)의 중앙 부분을 식각하여 리세스 게이트용 라인(170)을 형성한다.
본 발명에 따른 반도체소자의 소자분리막 형성방법은 다음과 같은 효과를 가진다.
첫째, 소자분리막을 형성하면서 트렌치에 역경사를 주어 리세스(recess) 게이트 형성시 혼(horn)의 발생을 줄일 수 있다.
둘째, 트렌치를 매립할 때 이중의 산화막 구조를 사용하여 보이드(void)를 줄이고, 갭 매립 특성을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- (a) 반도체 기판 상부에 패드산화막 및 패드질화막을 형성하는 단계;(b) 소자분리영역으로 예정된 부분의 상기 패드질화막, 패드산화막 및 반도체 기판을 식각하여 역경사를 가진 트렌치를 형성하는 단계;(c) 상기 트렌치의 하부 및 측면에 월 산화막을 형성하는 단계;(d) 식각공정으로 상기 트렌치 하부의 월 산화막을 제거하는 단계;(e) 상기 트렌치의 하부에 제 1 매립산화막을 형성하고, 열처리공정을 수행하는 단계;(f) 전체 표면 상부에 상기 트렌치를 매립하는 제 2 매립산화막을 형성하는 단계; 및(g) 상기 패드질화막이 드러나도록 평탄화 식각공정으로 상기 제 2 매립산화막을 제거하는 단계를 포함하는 반도체소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 (b)단계의 식각공정은 30 ~ 50 sccm의 Cl2 가스 및 50 ~ 80 sccm의 HBr 가스를 이용하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 (d)단계의 식각공정은 비등방성식각이고, 250 ~ 350 sccm의 CF4 가스 및 O2 가스를 이용하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제 1 매립산화막은 O3-TEOS 산화막이고, 400 ~ 500 ℃의 온도에서, 3 ~ 12 %의 03 농도로, 900 ~ 1000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제 2 매립산화막은 고밀도 플라즈마 산화막이고, 고밀도 플라즈마 O2와 SiH4의 비율이 1.1:1 ~ 1.3:1인 가스를 사용하여 3500 ~ 4500 Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
- 제 1 항에 있어서,상기 (e)단계의 열처리공정은 N2 가스 분위기에서 1000 ~ 1100 ℃의 온도로, 20 ~ 30 분간 수행하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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| KR1020050070978A KR20070016368A (ko) | 2005-08-03 | 2005-08-03 | 반도체소자의 소자분리막 형성방법 |
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2005
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| KR100955935B1 (ko) * | 2007-12-21 | 2010-05-03 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| US8530330B2 (en) | 2007-12-21 | 2013-09-10 | Hynix Semiconductor Inc. | Method for manufacturing a semiconductor device capable of preventing the decrease of the width of an active region |
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