KR100611781B1 - 반도체 장치의 소자분리막 및 그 형성방법 - Google Patents

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Abstract

본 발명은 트렌치를 매립하는 소자분리막 형성시 트렌치 내에 발생되는 공극(pore) 및 보이드(void)를 억제하고 소자분리막의 딜레미네이션(delamination)을 방지할 수 있는 반도체 장치의 소자분리막 및 그 형성방법에 관한 것으로, 이를 위해 본 발명은 트렌치가 형성된 반도체 기판 상의 단차를 따라 일정 두께로 제1절연막을 증착하는 단계; 상기 제1절연막 상에 상기 제1절연막보다 얇으면서 실리콘이 다량 함유된 제2절연막을 형성하는 단계; 상기 제2절연막 상에 상기 트렌치를 매립하도록 유동성산화막을 증착하는 단계; 및 어닐 공정을 진행하여 상기 제2절연막의 실리콘 성분을 산화시키는 단계를 포함하는 반도체 장치의 소자분리막 형성방법을 제공한다.
소자분리막, 트렌치, HDP 산화막, 비정질 실리콘막, 유동성 산화막.

Description

반도체 장치의 소자분리막 및 그 형성방법{AN ISOLATIONING FILM OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 종래기술에 따라 형성된 반도체 장치의 소자분리막에서 발생하는 보이드(void)를 나타낸 SEM 사진.
도 2는 종래 기술에 따라 형성된 반도체 장치의 소자분리막에서 발생하는 포어(pore)를 나타낸 SEM 사진.
도 3은 본 발명의 바람직한 일실시예에 따라 형성된 반도체 장치의 소자분리막을 나타낸 단면도.
도 4는 본 발명의 다른 실시예에 따라 형성된 반도체 장치의 소자분리막을 나타낸 단면도.
도 5 내지 도 7은 본 발명의 바람직한 일실시예에 따른 반도체 장치의 소자분리막 형성방법을 나타낸 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 20, 110 : 반도체 기판
11, 111 : HDP 산화막
12, 23, 112 : 비정질 실리콘막
13, 24, 113 : 유동성 산화막
21 : 라이너 질화막
22 : 라이너 산화막
본 발명은 반도체 장치의 소자분리막 및 그 형성방법에 관한 것으로, 특히 STI(shallow trench isolation) 공정을 이용하는 반도체 장치의 소자분리막 및 그 형성방법에 관한 것이다.
반도체 제조 공정에서 일반적인 소자들간의 격리는 종래의 LOCOS(local oxidation of silicon) 공정으로 수행되어 왔다. 그러나, 최근 반도체 장치의 고집적화로 인하여 기존의 LOCOS 공정을 기본으로 하여 보완된 격리 공정은 한계에 이르게 되고, 새로운 소자 분리를 위한 격리 공정으로 STI(shallow trench isolation) 공정이 적용되고 있다.
이러한 STI 공정은 실리콘 기판을 식각하여 트렌치(Trench)를 형성하고, 상기 트렌치에 절연 물질을 채워서 소자들을 전기적으로 격리시키는 공정이다. STI 공정에 의한 소자 분리 방법에 있어서, 보이드(void)의 발생 없이 트렌치 내부를 매립시키는 기술은 소자의 관점에서 매우 중요시되고 있다.
일반적으로, 트렌치를 매립시키기 위해 O3-TEOS 산화막, 고밀도 플라즈마(High Density Plasma; 이하, HDP라 함) 산화막, SOG(Spin on Glass) 산화막 또는 매립특성을 향상시키기 위해 유동성(flowable) 특성이 좋은 산화막이 사용되고 있다. HDP 산화막은 막의 밀도가 열산화막과 같이 치밀하고, 증착공정시 증착과 식각(트렌치 모서리(corner)부분)이 동시에 일어나 트렌치 저면에서부터 산화막이 증착되기 때문에 80㎚~0.25㎛급 STI 공정에서는 널리 사용되고 있다.
그러나, 80㎚급 이하의 기술에서는 HDP 산화막의 한계로 인해 DED(deposition-etch-deposition)와 같이 복잡한 공정을 진행하더라도 도 1에서 보는 바와 같이, 보이드(Void)가 발생하거나, 보이드(Void)가 발생하지 않는다 하더라도 HDP 산화막의 생산성이 감소하는 문제점이 있다.
또한, O3-TEOS 산화막을 이용하여 트렌치를 매립시키는 경우에는, 초기 O3 농도를 높게 하여 측벽 스텝 커버리지(step-coverage)를 향상시킬 수는 있으나, 심(seam) 조절이 어려운 문제점이 있다.
더불어, 최근 리세스(Recessed) 게이트 등의 소자개발 동향을 보면 트렌치가 수직으로 형성되거나 바람직하게는 음(negative)의 경사(slope)를 갖도록 형성되어야 하는데, 상기의 HDP 산화막 및 O3-TEOS 산화막은 이러한 트렌치의 구조에서는 보이드 발생을 억제할 수 없게 된다.
따라서, 이러한 문제점을 해결하기 위하여 도 2에서 보는 바와 같이, SOG 산화막 또는 유동성 산화막을 단독으로 사용하여 트렌치를 매립시키는 기술이 제안되 었다. 그러나, 이러한 기술에서는 트렌치를 매립시킨 후 후속으로 진행되는 어닐(anneal)공정을 통해 막을 치밀화한다 하더라도 트렌치 내부에서 딜레미네이션(delamination) 현상이 발생하는 문제점이 있다. 여기서, 딜레미네이션이란 접합하고 있는 두 박막간의 접착력이 떨어져 후속공정에서 부분적으로 분리되는 현상을 말한다. 더욱이, 유동성 산화막은 높은 공극률(porosity)을 갖고, 이로 인하여 반복적으로 실시되는 습식 세정공정에 취약하기 때문에 소자분리막으로는 부적합하다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 트렌치를 매립하는 소자분리막 형성시 트렌치 내에 발생되는 공극(pore) 및 보이드(void)를 억제하면서 소자분리막의 딜레미네이션(delamination)을 방지할 수 있는 반도체 장치의 소자분리막을 제공하는 것을 그 목적으로 한다.
또한, 본 발명의 다른 목적은 트렌치를 매립하는 소자분리막 형성시 트렌치 내에 발생되는 공극 및 보이드를 억제하면서 소자분리막의 딜레미네이션을 방지할 수 있는 반도체 장치의 소자분리막 형성방법을 제공하는데 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 트렌치가 형성된 기판; 상기 트렌치의 내측 표면을 따라 일정 두께로 형성된 제1절연막; 상기 제1절연막 상에 상기 제1절연막보다 얇게 형성되며 실리콘이 다량 함유된 층을 산화를 통해 팽창시킨 제2절연막; 및 상기 트렌치가 매립되도록 상기 제2절연막 상에 형성된 유동성산화막을 포함하는 반도체 장치의 소자분리막을 제공한다.
상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 트렌치가 형성된 반도체 기판 상의 단차를 따라 일정 두께로 제1절연막을 증착하는 단계; 상기 제1절연막 상에 상기 제1절연막보다 얇으면서 실리콘이 다량 함유된 제2절연막을 형성하는 단계; 상기 제2절연막 상에 상기 트렌치를 매립하도록 유동성산화막을 증착하는 단계; 및 어닐 공정을 진행하여 상기 제2절연막의 실리콘 성분을 산화시키는 단계를 포함하는 반도체 장치의 소자분리막 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 다양한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제1 실시예
도 3는 본 발명의 바람직한 제1 실시예에 따라 형성된 반도체 장치의 소자분리막을 나타낸 단면도이고, 도 5 내지 도 7은 이러한 도 3의 소자분리막 형성방법을 나타낸 공정단면도이다. 여기서, 도 5 내지 도 7에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일 요소이다.
우선, 도 3을 참조하면, 본 발명의 바람직한 일실시예에 따른 반도체 장치의 소자분리막은 트렌치(미도시)가 형성된 반도체 기판(10)의 트렌치의 내측을 따라 일정 두께로 형성된 HDP 산화막(11; 이하, 제1 절연막이라 함)을 포함한다. 또한, 제1 절연막(11)의 내측을 따라 제1 절연막(11)보다 얇게 형성되고 측벽(sidewall) 스텝 커버리지(step-coverage)가 우수한 비정질(amorphous) 실리콘막을 증착한후 산화시킨 제2절연막(12)과, 제2 절연막(12)이 형성된 트렌치를 매립하여 형성되고 매립(gap-fill) 특성이 우수한 유동성(flowable) 산화막(13; 이하, 제3 절연막이라 함)을 포함한다. 이때, 트렌치의 프로파일(profile)은 버티컬(vertical) 슬로프(slope) 형태를 갖는다.
여기서, 제1 절연막(11) 형성 전에 트렌치의 내측에 라이너 질화막(미도시) 및 라이너 산화막(미도시)이 순차적으로 적층될 수 있다.
이하, 도 5 내지 도 7을 참조하여 도 3의 소자분리막 형성방법을 상세히 설명하기로 한다.
먼저, 도 5에 도시된 바와 같이, 반도체 기판(110)에 트렌치(미도시)를 형성하고, 월 산화공정(wall oxidation)을 실시한 후 트렌치를 포함한 반도체 기판(110; 이하, 기판이라 함)의 단차를 따라 라이너 질화막(미도시)과 라이너 산화막(미도시)을 순차로 증착한다. 여기서, 라이너 산화막은 LPCVD(Low Pressuer Chemical Vapor Deposition) 방식으로 50Å 내지 100Å의 두께로 증착하는 것이 바람직하다. 이때, 트렌치의 프로파일(profile)은 버티컬(vertical) 슬로프(slope) 형태를 갖는다.
이어서, 라이너 산화막 상부의 단차를 따라 제1 절연막(111)을 일정 두께로 증착한다. 이때, 제1 절연막(111)은 제1 절연막(111)이 형성된 후 트렌치의 폭(W1)가 적어도 100Å이 되도록 평판 기준으로 500Å 내지 2000Å의 두께로 증착한다.
이어서, 도 6에 도시된 바와 같이, 제1 절연막(111) 상부의 단차를 따라 측벽 스텝 커버리지(step coverage)가 100%인 제2 절연막(112)을 형성한다. 여기서, 제2 절연막(112)은 퍼니스(furnace) 장비에서 비정질실리콘막으로 형성하되 비정질실리콘막이 형성된 후 트렌치의 폭(W2)이 적어도 50Å이 되도록 평판 기준으로 20Å 내지 200Å의 두께로 증착한다.
이 외에도, 제2 절연막(112)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)를 이용한 장비에서 플라즈마(plasma) 공정을 통해 제1 절연막(111) 표면의 일부를 실리콘(Si)을 다량 함유한 층으로 변화시켜 10Å 내지 100Å의 두께로 형성할 수 있다. 이때, 플라즈마 공정은 실리콘(Si)을 함유한 가스(바람직하게는, SiH4, Si2H6 및 SiH2Cl2 중 어느 하나)를 소스 가스로 하여 실시하는 것이 바람직하다.
이어서, 도 7에 도시된 바와 같이, 트렌치가 매립되도록 제2 절연막(112)의 상부에 매립(gap fill) 특성이 우수한 즉, 50nm 이하의 좁은 폭으로 형성된 트렌치에서도 매립 특성이 우수한 제3 절연막(113)을 증착한 후 어닐(anneal)공정을 실시한다. 이때, 제3 절연막(113)은 SOG 방식 또는 CVD 방식으로 증착한다.
SOG 방식을 사용하는 경우에는 HSQ(Hydrogen Silsesquioxane) 계열의 물질과 폴리실라젠(Polysilazane) 계열의 물질을 사용하고, CVD 방식을 사용하는 경우에는 유동성 특성이 좋은 물질을 사용한다. 이때, 제3 절연막(113)은 50Å 내지 300Å의 폭으로 형성된다.
상기에서 진행하는 어닐공정은 제3 절연막(113)의 밀도(density)를 높게하고, 제1 절연막(111)과 제3 절연막(113) 사이에 존재하는 제2 절연막(112)의 실리콘(Si) 성분을 산화시켜 제2 절연막(112)의 볼륨(volume)을 팽창시킴으로써, 제2 절연막(112)과 제3 절연막(113) 간의 계면에 딜레미네이션(delamination)이 발생하는 것을 억제할 수 있다. 따라서, 제3 절연막(113)의 포어(pore) 및 보이드(void)를 제거할 수 있다.
이때, 어닐공정은 제2 절연막(112)을 산화시키기 위하여 800 내지 1000℃의 고온에서 O2, O2+H2 및 H2O 중 어느 하나의 가스를 이용하여 10 내지 120분간 한차례에 걸쳐 진행하거나, 저온 및 고온으로 두차례로 나누어 진행할 수 있다.
여기서, 두차례로 나누어 진행하는 어닐공정은 저온에서 바람직하게는, 400 내지 750℃의 온도범위에서 O2, O2+H2 및 H2O 중 어느 하나의 가스를 이용하여 실시하는 1차 어닐공정과, 고온에서 바람직하게는, 800 내지 1000℃의 온도범위에서 드라이(dry) N2 가스를 이용하여 실시하는 2차 어닐공정으로 나뉘어 진행된다. 이때, 두차례로 나누어 어닐공정을 진행하는 이유는, 제1 절연막(111) 하부에 존재하는 라이너 질화막 및 기판(110)이 산화될 수 있는 가능성을 방지하기 위함이다.
즉, 어닐공정을 통해 제2 절연막(112)을 산화시키면, 이때 형성되는 산화막은 기 형성된 제2 절연막(112)의 두께보다 1.5 내지 2배의 두께로 팽창하므로, 제3 절연막(113)과 제2 절연막(112) 간의 계면에서 딜레미네이션(delamination)이 발생되는 것을 억제할 수 있다. 따라서, 제3 절연막(113)의 포어를 줄이면서 제3 절연 막(113)의 밀도를, 앞서 언급한 바와 같이 종래에 소자분리막으로 단독 사용되던 HDP 산화막의 밀도만큼 높아지게 할 수 있다.
제2 실시예
도 4는 본 발명의 바람직한 제2 실시예에 따라 형성된 반도체 장치의 소자분리막을 나타낸 단면도로써, 본 발명의 다른 실시예에 따르면, 본 발명의 바람직한 제1 실시예에서 형성된 HDP 산화막을 형성하지 않고 HDP 산화막 형성 이전에 증착하는 라이너 산화막의 두께를 100Å 내지 300Å으로 하여 상기 제1 실시예에서보다 두껍게 형성함으로써, 70nm이하의 폭으로 형성된 트렌치를 매립하는 경우에 유리하다. 이때, 그밖의 부분은 본 발명의 바람직한 제1 실시예와 동일하므로 중복되는 설명은 피하기로 한다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 소자분리막은 트렌치(미도시)가 형성된 반도체 기판(20)의 트렌치 내측을 따라 라이너 질화막(21) 및 라이너 산화막(22)이 순차적으로 적층되고, 라이너 산화막(22)의 내측을 따라 형성되고 측벽 스텝 커버리지가 우수한 비정질 실리콘막(23)과, 비정질 실리콘막(23)이 형성된 트렌치를 매립하여 형성된 유동성 산화막(24)을 포함한다. 여기서, 라이너 산화막(22)은 100Å 내지 300Å의 두께로 형성하여 바람직한 실시예에서보다 두껍게 형성한다.
즉, 라이너 산화막(22)은 HDP 산화막에 비해 모서리(corner)측에서의 오버행(overhang)이 발생되지 않고, 측벽 스텝 커버리지가 80%이상으로 HDP 산화막보다 우수하기 때문에, 70nm 이하의 폭으로 형성된 트렌치를 매립하는 경우에는 HDP 산 화막 형성공정을 스킵(skip)하는 것이 바람직하다.
상기에서 기술된 본 발명의 다양한 실시예는, 디자인 룰이 0.1㎛ 이하인 반도체 장치 기술에서, 게이트 전극 사이를 매립하는 750℃ 이하의 저온 층간절연막 형성공정 및 비트라인 사이를 매립하는 층간절연막 형성공정에도 적용되어 실시할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 트렌치를 매립하는 소자분리막 형성시 트렌치 내에 제1 절연막, 측벽 스텝 커버리지가 우수한 제2 절연막 및 매립 특성이 우수한 제3 절연막을 적절한 두께로 조절하여 형성한 후 어닐공정을 실시함으로써, 트렌치 내에 발생되는 포어(pore) 및 보이드(void)를 억제하고 소자분리막의 딜레미네이션(delamination)을 방지할 수 있다.
따라서, 후속공정인 게이트 습식식각 공정시에도 소자분리막의 꺼짐현상이나 보이드에 의한 게이트 라인 단락 문제를 방지할 수 있고, 80nm 이하의 반도체 장치에서 매립 불량에 의한 수율 저하를 억제할 수 있다.
또한, 본 발명에 의하면, 제2 절연막의 두께를 조절하고 제3 절연막 형성 후 어닐공정을 적절히 진행함에 따라 소자분리막의 스트레스를 조절할 수 있어 셀 트랜지스터의 정션 리키지(junction leakage) 특성을 향상시키므로, 소자분리막으로 단독으로 사용되던 HDP 산화막보다 10~50% 정도 리프레쉬 타임을 개선할 수 있다.

Claims (18)

  1. 트렌치가 형성된 기판;
    상기 트렌치의 내측 표면을 따라 일정 두께로 형성된 제1절연막;
    상기 제1절연막 상에 상기 제1절연막보다 얇게 형성되며 실리콘이 다량 함유된 층을 산화를 통해 팽창시킨 제2절연막; 및
    상기 트렌치가 매립되도록 상기 제2절연막 상에 형성된 유동성산화막
    을 포함하는 반도체 장치의 소자분리막.
  2. 제 1 항에 있어서,
    상기 제1 절연막은 HDP 산화막 또는 라이너 질화막으로 형성하는 반도체 장치의 소자분리막.
  3. 제 2 항에 있어서,
    상기 HDP 산화막은 상기 HDP 산화막이 형성된 후 상기 트렌치의 폭이 적어도 100Å이 되도록 형성하는 반도체 장치의 소자분리막.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 절연막과 상기 제2 절연막 사이에 100 내지 300Å의 두께로 형성된 라이너 산화막을 더 포함하는 반도체 장치의 소자분리막.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 절연막은 비정질실리콘막을 산화시킨 것이며, 상기 비정질실리콘막의 두께는 상기 트렌치의 폭이 적어도 50Å이 되도록 하는 두께인 반도체 장치의 소자분리막.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 절연막은 PECVD 장비에서 플라즈마 공정을 통해 상기 제1절연막의 표면 일부를 상기 실리콘(Si)을 다량 함유한 층으로 변화시킨 후 상기 실리콘을 산화시켜 형성하는 반도체 장치의 소자분리막.
  7. 제 6 항에 있어서,
    상기 플라즈마 공정은 SiH4, Si2H6 및 SiH2Cl2 중 어느 하나를 소스 가스로 하 여 실시하는 반도체 장치의 소자분리막.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 유동성 산화막은, HSQ(Hydrogen Silsesquioxane) 계열 SOG 공정, Polysilazane 계열 SOG 공정 및 CVD 계열 Flow-Fill공정 중 어느 하나를 이용하여 상기 트렌치를 매립하여 50Å 내지 300Å의 폭으로 형성하는 반도체 장치의 소자분리막.
  9. 트렌치가 형성된 반도체 기판 상의 단차를 따라 일정 두께로 제1절연막을 증착하는 단계;
    상기 제1절연막 상에 상기 제1절연막보다 얇으면서 실리콘이 다량 함유된 제2절연막을 형성하는 단계;
    상기 제2절연막 상에 상기 트렌치를 매립하도록 유동성산화막을 증착하는 단계; 및
    어닐 공정을 진행하여 상기 제2절연막의 실리콘 성분을 산화시키는 단계
    를 포함하는 반도체 장치의 소자분리막 형성방법.
  10. 제 9 항에 있어서,
    상기 제1 절연막은 HDP 산화막 또는 라이너 질화막으로 형성하는 반도체 장치의 소자분리막 형성방법.
  11. 제 10 항에 있어서,
    상기 HDP 산화막은 상기 HDP 산화막이 형성된 후 트렌치의 폭이 적어도 100Å이 되도록 형성하는 반도체 장치의 소자분리막 형성방법.
  12. 제 10 항에 있어서,
    상기 라이너질화막을 증착한 후 100 내지 300Å의 두께로 라이너 산화막을 증착하는 단계를 더 포함하는 반도체 장치의 소자분리막 형성방법.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 제2 절연막은 비정질 실리콘막이고, 퍼니스(furnace) 장비에서 상기 비정질실리콘막이 형성된 후 트렌치의 폭이 적어도 50Å이 되도록 형성하는 반도체 장치의 소자분리막 형성방법.
  14. 제 9 항 또는 제 10 항에 있어서,
    상기 제2 절연막은 PECVD 장비에서 플라즈마 공정을 통해 상기 제1 절연막 표면의 일부를 Si를 다량 함유한 층으로 변화시켜 10Å 내지 100Å의 두께로 형성하는 반도체 장치의 소자분리막 형성방법.
  15. 제 14 항에 있어서,
    상기 플라즈마 공정은 SiH4, Si2H6 및 SiH2Cl2 중 어느 하나를 소스 가스로 하여 실시하는 반도체 장치의 소자분리막 형성방법.
  16. 제 9 항 또는 제 10 항에 있어서,
    상기 유동성 산화막은, HSQ 계열 SOG 공정, Polysilazane 계열 SOG 공정 및 CVD 계열 Flow-Fill공정 중 어느하나를 이용하여 상기 트렌치를 매립하여 50Å 내지 300Å의 폭으로 형성하는 반도체 장치의 소자분리막 형성방법.
  17. 제 9 항 또는 제 10 항에 있어서, 상기 어닐공정은
    800 내지 1000℃의 고온에서 O2, O2+H2 및 H2O 중 어느 하나의 가스를 이용하 여 10 내지 120분간 진행하는 반도체 장치의 소자분리막 형성방법.
  18. 제 9 항 또는 제 10 항에 있어서, 상기 어닐공정은,
    400 내지 750℃의 저온에서 O2, O2+H2 및 H2O 중 어느 하나의 가스를 이용하여 이루어지는 1차 어닐공정; 및
    800 내지 1000℃의 고온에서 드라이(dry) N2 가스를 이용하여 이루어지는 2차 어닐공정;
    으로 나누어 진행하는 반도체 장치의 소자분리막 형성방법.
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