JPH06334031A - 半導体装置の素子分離方法 - Google Patents
半導体装置の素子分離方法Info
- Publication number
- JPH06334031A JPH06334031A JP5145587A JP14558793A JPH06334031A JP H06334031 A JPH06334031 A JP H06334031A JP 5145587 A JP5145587 A JP 5145587A JP 14558793 A JP14558793 A JP 14558793A JP H06334031 A JPH06334031 A JP H06334031A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- polyimide
- polysilicon
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 半導体素子のトレンチ分離を行う場合に問題
となる大面積パターンの埋込みを簡単に行い、かつ埋込
み剤としてポリシリコンを用いた時に問題となる配線容
量の増加を防止する半導体装置の素子分離方法を提供す
ること。 【構成】 半導体基板(P-サブストレ−ト3)上に形成し
たトレンチ(溝)を埋込め戻す際、感光性のシリコン含有
ポリイミド(第１ポリイミド8、第２ポリイミド10)を用
いる(図１工程Ｂ、Ｃ参照)。 【効果】 感光性のシリコン含有ポリイミドを用いるこ
とにより、簡単に大面積のトレンチが埋込めるだけでな
く、ＬＳＩの高速化を妨害する配線容量の増加も防ぐこ
とができる。
となる大面積パターンの埋込みを簡単に行い、かつ埋込
み剤としてポリシリコンを用いた時に問題となる配線容
量の増加を防止する半導体装置の素子分離方法を提供す
ること。 【構成】 半導体基板(P-サブストレ−ト3)上に形成し
たトレンチ(溝)を埋込め戻す際、感光性のシリコン含有
ポリイミド(第１ポリイミド8、第２ポリイミド10)を用
いる(図１工程Ｂ、Ｃ参照)。 【効果】 感光性のシリコン含有ポリイミドを用いるこ
とにより、簡単に大面積のトレンチが埋込めるだけでな
く、ＬＳＩの高速化を妨害する配線容量の増加も防ぐこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、素子分離を必要とする
半導体装置の素子分離方法に関し、特にトレンチ分離を
用いた半導体装置の素子分離方法に関する。
半導体装置の素子分離方法に関し、特にトレンチ分離を
用いた半導体装置の素子分離方法に関する。
【０００２】
【従来の技術】従来、一般的なトレンチ分離法に用いら
れる埋込み剤としては、図３、図４に示すように、ポリ
シリコンを用いることが多い。以下、図３、図４を参照
してその構成を説明する。
れる埋込み剤としては、図３、図４に示すように、ポリ
シリコンを用いることが多い。以下、図３、図４を参照
してその構成を説明する。
【０００３】（従来例によるトレンチ分離の形成方法）
図３は、従来の最も一般的に用いられているトレンチ分
離の形成方法を説明する図であって、工程Ａ〜Ｃよりな
る工程順断面図である。従来のトレンチ分離の形成方法
は、図３工程Ａに示すように、まず、Ｐ-サブストレ−
ト３を1000℃程度で熱酸化し、酸化膜９を6000〜8000オ
ングストロ−ムの厚さで形成し、次に、公知のリソグラ
フィ−技術を用いてフォトレジスト１をパタ−ンニング
すると共に酸化膜９をエッチング除去し、後にトレンチ
(溝)を形成する領域上部に開孔部を設ける。
図３は、従来の最も一般的に用いられているトレンチ分
離の形成方法を説明する図であって、工程Ａ〜Ｃよりな
る工程順断面図である。従来のトレンチ分離の形成方法
は、図３工程Ａに示すように、まず、Ｐ-サブストレ−
ト３を1000℃程度で熱酸化し、酸化膜９を6000〜8000オ
ングストロ−ムの厚さで形成し、次に、公知のリソグラ
フィ−技術を用いてフォトレジスト１をパタ−ンニング
すると共に酸化膜９をエッチング除去し、後にトレンチ
(溝)を形成する領域上部に開孔部を設ける。
【０００４】次に、フォトレジスト１を除去した後、酸
化膜９をマスクとしてＲＩＥによりＰ-サブストレ−ト
３にトレンチ(溝)を形成し、熱酸化又はＣＶＤ法により
酸化膜９を500〜1000オングストロ−ム形成した後、減
圧ＣＶＤ法を用いてポリシリコン１１を２μｍ程度成長
させ、トレンチを完全に埋込む(図２工程Ｂ)。続いて、
公知のエッチング技術によりポリシリコン１１をエッチ
バックし、表面を平坦化した後、熱酸化によりポリシリ
コン１１の表面を酸化膜９に変換する(図２工程Ｃ)。
化膜９をマスクとしてＲＩＥによりＰ-サブストレ−ト
３にトレンチ(溝)を形成し、熱酸化又はＣＶＤ法により
酸化膜９を500〜1000オングストロ−ム形成した後、減
圧ＣＶＤ法を用いてポリシリコン１１を２μｍ程度成長
させ、トレンチを完全に埋込む(図２工程Ｂ)。続いて、
公知のエッチング技術によりポリシリコン１１をエッチ
バックし、表面を平坦化した後、熱酸化によりポリシリ
コン１１の表面を酸化膜９に変換する(図２工程Ｃ)。
【０００５】（先行技術によるトレンチ分離の形成方
法）図４は、特開平1−251637号公報に記載のトレンチ
分離の形成方法(以下“先行技術”という。)を説明する
図であって、工程Ａ〜Ｄよりなる工程順断面図である。
法）図４は、特開平1−251637号公報に記載のトレンチ
分離の形成方法(以下“先行技術”という。)を説明する
図であって、工程Ａ〜Ｄよりなる工程順断面図である。
【０００６】先行技術によるトレンチ分離の形成方法
は、図４工程Ａ(前述の従来例のトレンチ形成方法であ
る図３工程Ａと同様であるので、その説明を省略す
る。)に続いて、フォトレジスト１を除去した後、酸化
膜９をマスクとしてＲＩＥによりＰ-サブストレ−ト３
を異方性エッチングし、深さ２〜４μｍ程度のトレンチ
を形成する。その後、図４工程Ａにおける酸化膜９を除
去し、減圧ＣＶＤ法により酸化膜９を1000〜2000オング
ストロ−ム、シリコン窒化膜１２を1000〜2000オングス
トロ−ム及びポリシリコン１１を同様に1000〜2000オン
グストロ−ム連続的に成長させ(図４工程Ｂ)、さらにイ
オン注入法を用いてホウ素等の不純物をポリシリコン１
１へ導入する。
は、図４工程Ａ(前述の従来例のトレンチ形成方法であ
る図３工程Ａと同様であるので、その説明を省略す
る。)に続いて、フォトレジスト１を除去した後、酸化
膜９をマスクとしてＲＩＥによりＰ-サブストレ−ト３
を異方性エッチングし、深さ２〜４μｍ程度のトレンチ
を形成する。その後、図４工程Ａにおける酸化膜９を除
去し、減圧ＣＶＤ法により酸化膜９を1000〜2000オング
ストロ−ム、シリコン窒化膜１２を1000〜2000オングス
トロ−ム及びポリシリコン１１を同様に1000〜2000オン
グストロ−ム連続的に成長させ(図４工程Ｂ)、さらにイ
オン注入法を用いてホウ素等の不純物をポリシリコン１
１へ導入する。
【０００７】次に、図４工程Ｂに示すように、トレンチ
底部のポリシリコン１１へ均一に不純物が拡散されるよ
うに、短時間の熱処理を行った後、水酸化カリウム等の
アルカリ溶液によって、不純物が導入されていないトレ
ンチ側壁のポリシリコンを選択的にエッチングし、トレ
ンチ底部及び基板素面のポリシリコン１１を残存させた
後、フォトレジスト１を塗布し、全面を露光した後現像
処理を行う。この工程により、露光量が不充分となるト
レンチ底部を除いて、フォトレジスト１は除去される
(図４工程Ｂ参照)。
底部のポリシリコン１１へ均一に不純物が拡散されるよ
うに、短時間の熱処理を行った後、水酸化カリウム等の
アルカリ溶液によって、不純物が導入されていないトレ
ンチ側壁のポリシリコンを選択的にエッチングし、トレ
ンチ底部及び基板素面のポリシリコン１１を残存させた
後、フォトレジスト１を塗布し、全面を露光した後現像
処理を行う。この工程により、露光量が不充分となるト
レンチ底部を除いて、フォトレジスト１は除去される
(図４工程Ｂ参照)。
【０００８】次に、フォトレジスト１をマスクとして、
表面部のポリシリコン１１をエッチング除去した後、ト
レンチ底部のフォトレジスト１も除去する(図４工程
Ｃ)。その後、トレンチ底部に露出したポリシリコン１
１の表面に対して公知の選択ＣＶＤ法を行い、トレンチ
部をポリシリコン１１で埋め戻し、次に、この埋め戻し
たポリシリコン１１の表面を熱酸化して酸化膜９を形成
する(図４工程Ｄ)。
表面部のポリシリコン１１をエッチング除去した後、ト
レンチ底部のフォトレジスト１も除去する(図４工程
Ｃ)。その後、トレンチ底部に露出したポリシリコン１
１の表面に対して公知の選択ＣＶＤ法を行い、トレンチ
部をポリシリコン１１で埋め戻し、次に、この埋め戻し
たポリシリコン１１の表面を熱酸化して酸化膜９を形成
する(図４工程Ｄ)。
【０００９】
【発明が解決しようとする課題】図５は、前記した従来
のトレンチ分離の形成方法により、小面積トレンチ埋込
み及び大面積トレンチ埋込みを実施した場合の断面図で
ある。
のトレンチ分離の形成方法により、小面積トレンチ埋込
み及び大面積トレンチ埋込みを実施した場合の断面図で
ある。
【００１０】この図５に示すように、従来のトレンチ分
離の形成方法(前記図３工程Ａ〜Ｃよりなる従来例)を適
用すると、幅１〜２μｍのトレンチ１３のパタ−ンで
は、ポリシリコン１１の膜厚を厚くすることで埋込むこ
とができるが、幅５μｍ以上のトレンチ１４では、“ポ
リシリコンが埋込めない領域１５”が生じるという欠点
を有する。このため、幅５μｍ以上のトレンチ１４で配
線を通す領域においては、ポリシリコン１１の膜厚では
対応できず、別にＰＲを行い、酸化膜等を埋込む必要が
生ずる。
離の形成方法(前記図３工程Ａ〜Ｃよりなる従来例)を適
用すると、幅１〜２μｍのトレンチ１３のパタ−ンで
は、ポリシリコン１１の膜厚を厚くすることで埋込むこ
とができるが、幅５μｍ以上のトレンチ１４では、“ポ
リシリコンが埋込めない領域１５”が生じるという欠点
を有する。このため、幅５μｍ以上のトレンチ１４で配
線を通す領域においては、ポリシリコン１１の膜厚では
対応できず、別にＰＲを行い、酸化膜等を埋込む必要が
生ずる。
【００１１】また、前記した先行技術によるトレンチ分
離の形成方法(前記図４工程Ａ〜Ｄよりなる先行技術例)
では、ある程度幅の広いトレンチを埋込むことは可能で
あるが、製造工程が複雑であると共に、埋込み剤がポリ
シリコン(導体)であるため、図６(後に詳記する)に示す
Ｃ1、Ｃ2の配線容量が大きく、高速ＬＳＩには不向きで
あるという問題点がある。
離の形成方法(前記図４工程Ａ〜Ｄよりなる先行技術例)
では、ある程度幅の広いトレンチを埋込むことは可能で
あるが、製造工程が複雑であると共に、埋込み剤がポリ
シリコン(導体)であるため、図６(後に詳記する)に示す
Ｃ1、Ｃ2の配線容量が大きく、高速ＬＳＩには不向きで
あるという問題点がある。
【００１２】本発明は、前記従来例及び先行技術例によ
るトレンチ分離の形成方法での欠点、問題点に鑑み成さ
れたものであって、その目的は、大面積トレンチのパタ
−ンにおいても簡単に埋込むことができ、かつ埋込み剤
としてポリシリコンを用いた先行技術例の場合より配線
容量が小さく、高速ＬＳＩに有利である半導体装置の素
子分離方法を提供することにある。
るトレンチ分離の形成方法での欠点、問題点に鑑み成さ
れたものであって、その目的は、大面積トレンチのパタ
−ンにおいても簡単に埋込むことができ、かつ埋込み剤
としてポリシリコンを用いた先行技術例の場合より配線
容量が小さく、高速ＬＳＩに有利である半導体装置の素
子分離方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の素
子分離方法は、(1) 半導体基板に溝(トレンチ)を形成す
る工程、(2) ウェ−ハ全面にシリコン含有ポリイミドを
塗布する工程、(3) 前記溝(トレンチ)部以外のシリコン
含有ポリイミドを除去する工程、(4) 前記シリコン含有
ポリイミドに溶剤除去のための熱処理を行う工程、とを
有する。
子分離方法は、(1) 半導体基板に溝(トレンチ)を形成す
る工程、(2) ウェ−ハ全面にシリコン含有ポリイミドを
塗布する工程、(3) 前記溝(トレンチ)部以外のシリコン
含有ポリイミドを除去する工程、(4) 前記シリコン含有
ポリイミドに溶剤除去のための熱処理を行う工程、とを
有する。
【００１４】
【実施例】以下、本発明について図１及び図２に基づい
て説明する。図１は、本発明の一実施例の工程順断面図
(トレンチ形成領域)であり、図２は、同じく本発明の一
実施例の工程順断面図(素子形成領域)である。
て説明する。図１は、本発明の一実施例の工程順断面図
(トレンチ形成領域)であり、図２は、同じく本発明の一
実施例の工程順断面図(素子形成領域)である。
【００１５】（トレンチ形成例）図１は、本発明の一実
施例である工程Ａ〜Ｄよりなる工程順断面図(トレンチ
形成領域)であり、この実施例では、Ｐ-サブストレ−ト
３上にＮ-エピタキシャル層２を形成したウエ−ハを用
いた。このウェ−ハ全面にフォトレジスト１を塗布し、
公知のリソグラフィ−技術を用いてパタ−ニングし、Ｒ
ＩＥにてトレンチ形成領域をエッチングし、トレンチ
(溝)を形成する(図１工程Ａ)。
施例である工程Ａ〜Ｄよりなる工程順断面図(トレンチ
形成領域)であり、この実施例では、Ｐ-サブストレ−ト
３上にＮ-エピタキシャル層２を形成したウエ−ハを用
いた。このウェ−ハ全面にフォトレジスト１を塗布し、
公知のリソグラフィ−技術を用いてパタ−ニングし、Ｒ
ＩＥにてトレンチ形成領域をエッチングし、トレンチ
(溝)を形成する(図１工程Ａ)。
【００１６】次に、図１工程Ｂに示すように、減圧ＣＶ
Ｄにて酸化膜９を500オングストロ−ム程度形成し、ウ
ェ−ハ全面に第１ポリイミド８(感光性シリコン含有ポ
リイミド／粘度700〜800ｃｐ)を３〜４μｍの厚さに塗
布し、ウェ−ハ全面を露光する。（図１工程Ｂ中、７は
ステッパ−による光を示す。）続いて現像処理を行い、
感光した部分の第１ポリイミド８を除去する。この時ト
レンチ底部には光が届かないため、第１ポリイミド８が
トレンチ底部に残存する。
Ｄにて酸化膜９を500オングストロ−ム程度形成し、ウ
ェ−ハ全面に第１ポリイミド８(感光性シリコン含有ポ
リイミド／粘度700〜800ｃｐ)を３〜４μｍの厚さに塗
布し、ウェ−ハ全面を露光する。（図１工程Ｂ中、７は
ステッパ−による光を示す。）続いて現像処理を行い、
感光した部分の第１ポリイミド８を除去する。この時ト
レンチ底部には光が届かないため、第１ポリイミド８が
トレンチ底部に残存する。
【００１７】さらにこの状態で300〜400℃１時間程度の
熱処理を行い、第１ポリイミド８中の溶剤を飛ばし、次
に、第２ポリイミド１０(感光性シリコン含有ポリイミ
ド／100〜200ｃｐ)を１〜２μｍ塗布し、ウェ−ハ全面
を露光する(図１工程Ｃ)。次に、前記第１ポリイミド８
に対する場合と同様、現像処理、熱処理を行い、トレン
チを埋め戻す(図１工程Ｄ)。
熱処理を行い、第１ポリイミド８中の溶剤を飛ばし、次
に、第２ポリイミド１０(感光性シリコン含有ポリイミ
ド／100〜200ｃｐ)を１〜２μｍ塗布し、ウェ−ハ全面
を露光する(図１工程Ｃ)。次に、前記第１ポリイミド８
に対する場合と同様、現像処理、熱処理を行い、トレン
チを埋め戻す(図１工程Ｄ)。
【００１８】（素子形成領域の形成例）図２の工程Ａ〜
Ｄは、前記図１工程Ａ〜Ｄに対応した素子形成領域の工
程順断面図であり、この工程順断面図は、バイポ−ラＬ
ＳＩ形成時の実施例を示す図である。
Ｄは、前記図１工程Ａ〜Ｄに対応した素子形成領域の工
程順断面図であり、この工程順断面図は、バイポ−ラＬ
ＳＩ形成時の実施例を示す図である。
【００１９】本実施例におけるＬＳＩの製造法は、ま
ず、Ｐ-サブストレ−ト３上にＮ+埋込み拡散層６とＮ-
エピタキシャル層２とを形成したエピタキシャルウエ−
ハを用い、公知の技術でＰ型ベ−ス拡散層４、Ｎ+型コ
レクタ拡散層５を形成する。次に、ウェ−ハ全面にフォ
トレジスト１を塗布し、公知のリソグラフィ−技術を用
いてパタ−ニングし、ＲＩＥにて素子分離領域をエッチ
ングし、トレンチ(溝)を形成する(図２工程Ａ)。
ず、Ｐ-サブストレ−ト３上にＮ+埋込み拡散層６とＮ-
エピタキシャル層２とを形成したエピタキシャルウエ−
ハを用い、公知の技術でＰ型ベ−ス拡散層４、Ｎ+型コ
レクタ拡散層５を形成する。次に、ウェ−ハ全面にフォ
トレジスト１を塗布し、公知のリソグラフィ−技術を用
いてパタ−ニングし、ＲＩＥにて素子分離領域をエッチ
ングし、トレンチ(溝)を形成する(図２工程Ａ)。
【００２０】続いて、減圧ＣＶＤにて酸化膜９を500オ
ングストロ−ム程度形成し、ウェ−ハ全面に第１ポリイ
ミド８(感光性シリコン含有ポリイミド／粘度700〜800
ｃｐ)を３〜４μｍの厚さに塗布し、ウェ−ハ全面を露
光する(図２工程Ｂ)。次に、現像処理を行い、感光した
部分の第１ポリイミド８を除去する。この時トレンチ底
部には光が届かないため、第１ポリイミド８がトレンチ
底部に残存する。
ングストロ−ム程度形成し、ウェ−ハ全面に第１ポリイ
ミド８(感光性シリコン含有ポリイミド／粘度700〜800
ｃｐ)を３〜４μｍの厚さに塗布し、ウェ−ハ全面を露
光する(図２工程Ｂ)。次に、現像処理を行い、感光した
部分の第１ポリイミド８を除去する。この時トレンチ底
部には光が届かないため、第１ポリイミド８がトレンチ
底部に残存する。
【００２１】さらにこの状態で300〜400℃１時間程度の
熱処理を行い、第１ポリイミド中の溶剤を飛ばし、次
に、第２ポリイミド１０(感光性シリコン含有ポリイミ
ド／100〜200ｃｐ)を１〜２μｍ塗布し、ウェ−ハ全面
を露光する(図２工程Ｃ)。次に、前記第１ポリイミド８
に対する場合と同様、現像処理、熱処理を行い、トレン
チを埋め戻す(図２工程Ｄ)。
熱処理を行い、第１ポリイミド中の溶剤を飛ばし、次
に、第２ポリイミド１０(感光性シリコン含有ポリイミ
ド／100〜200ｃｐ)を１〜２μｍ塗布し、ウェ−ハ全面
を露光する(図２工程Ｃ)。次に、前記第１ポリイミド８
に対する場合と同様、現像処理、熱処理を行い、トレン
チを埋め戻す(図２工程Ｄ)。
【００２２】その後、公知の技術を用いてＰ型ベ−ス拡
散層４中にイオン注入法によりＮ+エミッタ拡散層を形
成した後、ＢＰＳＧ等の層間膜を形成し、コンタクトを
開孔し、さらにアルミ電極を形成する。なお、このＮ+
エミッタ拡散層、層間膜の形成は、トレンチ形成前に行
っても全く支障はない。
散層４中にイオン注入法によりＮ+エミッタ拡散層を形
成した後、ＢＰＳＧ等の層間膜を形成し、コンタクトを
開孔し、さらにアルミ電極を形成する。なお、このＮ+
エミッタ拡散層、層間膜の形成は、トレンチ形成前に行
っても全く支障はない。
【００２３】図６は、前記した先行技術と本発明との配
線容量比較図であり、図６の破線左側は、前記先行技術
によるものであり(図工程Ｄ参照)、酸化膜９、シリコン
窒化膜１２、ポリシリコン１１で構成されている。これ
に対して、本発明によるものは、図６の破線右側に示す
ように、酸化膜９、第１ポリイミド８、第２ポリイミド
１０で構成されている。（なお、図６中、３はＰ-サブ
ストレ−ト、１６はアルミ配線、１７はＢＰＳＧ膜であ
る。）
線容量比較図であり、図６の破線左側は、前記先行技術
によるものであり(図工程Ｄ参照)、酸化膜９、シリコン
窒化膜１２、ポリシリコン１１で構成されている。これ
に対して、本発明によるものは、図６の破線右側に示す
ように、酸化膜９、第１ポリイミド８、第２ポリイミド
１０で構成されている。（なお、図６中、３はＰ-サブ
ストレ−ト、１６はアルミ配線、１７はＢＰＳＧ膜であ
る。）
【００２４】先行技術によるものでは、図６の破線左側
に示すように、埋込み剤がポリシリコン(導体)１１であ
るため、Ｃ1、Ｃ2の配線容量が大きく、高速ＬＳＩには
不向きであるのに対し、本発明によるものは、図６の破
線右側に示すように、第１ポリイミド８、第２ポリイミ
ド１０で構成されるから、配線容量が小さく、高速ＬＳ
Ｉに有利である利点を有する。
に示すように、埋込み剤がポリシリコン(導体)１１であ
るため、Ｃ1、Ｃ2の配線容量が大きく、高速ＬＳＩには
不向きであるのに対し、本発明によるものは、図６の破
線右側に示すように、第１ポリイミド８、第２ポリイミ
ド１０で構成されるから、配線容量が小さく、高速ＬＳ
Ｉに有利である利点を有する。
【００２５】
【発明の効果】本発明は、以上詳記したとおり、感光性
のシリコン含有ポリイミドをトレンチの埋込み剤として
用いることを特徴とし、これにより大面積トレンチのパ
タ−ンも簡単に埋込むことができ、かつ埋込み剤として
ポリシリコンを用いた従来例の場合より配線容量が小さ
く、高速ＬＳＩに有利であるという効果を有する。
のシリコン含有ポリイミドをトレンチの埋込み剤として
用いることを特徴とし、これにより大面積トレンチのパ
タ−ンも簡単に埋込むことができ、かつ埋込み剤として
ポリシリコンを用いた従来例の場合より配線容量が小さ
く、高速ＬＳＩに有利であるという効果を有する。
【図１】本発明の一実施例を説明する図であって、工程
Ａ〜Ｄよりなる工程順断面図(トレンチ形成領域)。
Ａ〜Ｄよりなる工程順断面図(トレンチ形成領域)。
【図２】本発明の一実施例を説明する図であって、工程
Ａ〜Ｄよりなる工程順断面図(素子形成領域)。
Ａ〜Ｄよりなる工程順断面図(素子形成領域)。
【図３】従来のトレンチ分離の形成方法を説明する図で
あって、工程Ａ〜Ｃよりなる工程順断面図。
あって、工程Ａ〜Ｃよりなる工程順断面図。
【図４】先行技術のトレンチ分離の形成方法を説明する
図であって、工程Ａ〜Ｄよりなる工程順断面図。
図であって、工程Ａ〜Ｄよりなる工程順断面図。
【図５】従来方法により小面積トレンチ埋込み及び大面
積トレンチ埋込みを実施した場合の断面図。
積トレンチ埋込みを実施した場合の断面図。
【図６】先行技術と本発明との配線容量比較図。
１ フォトレジスト ２ Ｎ-エピタキシャル層 ３ Ｐ-サブストレ−ト ４ Ｐ型ベ−ス拡散層 ５ Ｎ+型コレクタ拡散層 ６ Ｎ+型埋込み拡散層 ７ ステッパ−による光 ８ 第１ポリイミド ９ 酸化膜 １０ 第２ポリイミド １１ ポリシリコン １２ シリコン窒化膜 １３ 幅１〜２μｍのトレンチ １４ 幅５μｍ以上のトレンチ １５ ポリシリコンが埋込めない領域 １６ アルミ配線 １７ ＢＰＳＧ膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【請求項１】 (1)半導体基板に溝（トレンチ）を形成
する工程、 (2)ウェ−ハ全面にシリコン含有ポリイミドを塗布する
工程、 (3)前記溝（トレンチ）部以外のシリコン含有ポリイミ
ドを除去する工程、 (4)前記シリコン含有ポリイミドに熱処理を行い、溶剤
を除去する工程、 とを有することを特徴とする半導体装置の素子分離方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145587A JPH06334031A (ja) | 1993-05-25 | 1993-05-25 | 半導体装置の素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145587A JPH06334031A (ja) | 1993-05-25 | 1993-05-25 | 半導体装置の素子分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334031A true JPH06334031A (ja) | 1994-12-02 |
Family
ID=15388541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5145587A Pending JPH06334031A (ja) | 1993-05-25 | 1993-05-25 | 半導体装置の素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334031A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010058498A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
| KR100369353B1 (ko) * | 1999-06-28 | 2003-01-24 | 주식회사 하이닉스반도체 | 개선된 트렌치 소자분리막 형성방법 |
| KR100476372B1 (ko) * | 1997-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 트렌치의폭이다른반도체소자의트렌치형소자분리막형성방법 |
| KR100515075B1 (ko) * | 1998-06-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체소자의 매립배선 형성방법 |
| US7012010B2 (en) | 1999-08-30 | 2006-03-14 | Micron Technology, Inc. | Methods of forming trench isolation regions |
| US7053010B2 (en) | 2004-03-22 | 2006-05-30 | Micron Technology, Inc. | Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells |
| US7125815B2 (en) | 2003-07-07 | 2006-10-24 | Micron Technology, Inc. | Methods of forming a phosphorous doped silicon dioxide comprising layer |
| US7157385B2 (en) | 2003-09-05 | 2007-01-02 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
| US7217634B2 (en) | 2005-02-17 | 2007-05-15 | Micron Technology, Inc. | Methods of forming integrated circuitry |
| US7235459B2 (en) | 2004-08-31 | 2007-06-26 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| US7510966B2 (en) | 2005-03-07 | 2009-03-31 | Micron Technology, Inc. | Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines |
| US8012847B2 (en) | 2005-04-01 | 2011-09-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54132177A (en) * | 1978-04-05 | 1979-10-13 | Nec Corp | Semiconductor device and its manufacture |
| JPH03160746A (ja) * | 1989-11-17 | 1991-07-10 | Nippon Soken Inc | 半導体素子用平担化材料 |
-
1993
- 1993-05-25 JP JP5145587A patent/JPH06334031A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54132177A (en) * | 1978-04-05 | 1979-10-13 | Nec Corp | Semiconductor device and its manufacture |
| JPH03160746A (ja) * | 1989-11-17 | 1991-07-10 | Nippon Soken Inc | 半導体素子用平担化材料 |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476372B1 (ko) * | 1997-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 트렌치의폭이다른반도체소자의트렌치형소자분리막형성방법 |
| KR100515075B1 (ko) * | 1998-06-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체소자의 매립배선 형성방법 |
| KR100369353B1 (ko) * | 1999-06-28 | 2003-01-24 | 주식회사 하이닉스반도체 | 개선된 트렌치 소자분리막 형성방법 |
| US7012010B2 (en) | 1999-08-30 | 2006-03-14 | Micron Technology, Inc. | Methods of forming trench isolation regions |
| KR20010058498A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
| US7294556B2 (en) | 2003-07-07 | 2007-11-13 | Micron Technology, Inc. | Method of forming trench isolation in the fabrication of integrated circuitry |
| US7125815B2 (en) | 2003-07-07 | 2006-10-24 | Micron Technology, Inc. | Methods of forming a phosphorous doped silicon dioxide comprising layer |
| US7157385B2 (en) | 2003-09-05 | 2007-01-02 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
| US7429541B2 (en) | 2003-09-05 | 2008-09-30 | Micron Technology, Inc. | Method of forming trench isolation in the fabrication of integrated circuitry |
| US7361614B2 (en) | 2003-09-05 | 2008-04-22 | Micron Technology, Inc. | Method of depositing a silicon dioxide comprising layer in the fabrication of integrated circuitry |
| US7250380B2 (en) | 2003-09-05 | 2007-07-31 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
| US7250378B2 (en) | 2003-09-05 | 2007-07-31 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
| US7053010B2 (en) | 2004-03-22 | 2006-05-30 | Micron Technology, Inc. | Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells |
| US7235459B2 (en) | 2004-08-31 | 2007-06-26 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| US7364981B2 (en) | 2004-08-31 | 2008-04-29 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| US7368366B2 (en) | 2004-08-31 | 2008-05-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| US7368800B2 (en) | 2004-08-31 | 2008-05-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| US7217634B2 (en) | 2005-02-17 | 2007-05-15 | Micron Technology, Inc. | Methods of forming integrated circuitry |
| US7510966B2 (en) | 2005-03-07 | 2009-03-31 | Micron Technology, Inc. | Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines |
| US8012847B2 (en) | 2005-04-01 | 2011-09-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4570325A (en) | Manufacturing a field oxide region for a semiconductor device | |
| US5229315A (en) | Method for forming an isolated film on a semiconductor device | |
| JPH0878519A (ja) | 半導体装置およびその製造方法 | |
| JPH10303290A (ja) | 半導体装置の素子分離方法 | |
| JPH06334031A (ja) | 半導体装置の素子分離方法 | |
| JPH10303291A (ja) | 半導体装置及びその製造方法 | |
| US6033991A (en) | Isolation scheme based on recessed locos using a sloped Si etch and dry field oxidation | |
| US6146972A (en) | Method for fabricating semiconductor device | |
| KR0151267B1 (ko) | 반도체장치의 제조방법 | |
| JPH05849B2 (ja) | ||
| US6835641B1 (en) | Method of forming single sided conductor and semiconductor device having the same | |
| JP2757358B2 (ja) | 半導体装置の製造方法 | |
| JPH07183370A (ja) | 半導体装置の製造方法 | |
| JPH0729971A (ja) | 半導体装置の製造方法 | |
| JPH11163163A (ja) | 半導体装置の製造方法 | |
| JPH0536712A (ja) | 半導体集積回路装置および製造方法 | |
| KR0161727B1 (ko) | 반도체 소자의 소자분리방법 | |
| JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
| KR100239425B1 (ko) | 트랜지스터의 제조 방법 | |
| JPH0661343A (ja) | 半導体装置の製造方法 | |
| KR100196226B1 (ko) | 반도체장치의 접촉 홀 형성방법 | |
| JPH06104334A (ja) | 半導体装置 | |
| JPH0258778B2 (ja) | ||
| JPH0313745B2 (ja) | ||
| KR100338091B1 (ko) | 반도체소자제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |