KR970053449A - 반도체소자의 소자분리 영역의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리영역의 제조방법에 관한 것으로서, 질화막 패턴을 식각마스크로하여 다양한 크기의 폭과 간격을 갖는 트팬치들을 형성하고, 상기 트랜치를 메우는 평탄화되지 않은 산화막을 상기 구조의 전표면에 도포한 후, 상기 산화막에 비해 식각 속도가 느린 계열의 SOG층을 상기 산화막 상에 도포하고, 상기 SOG층과 산화막의 일정 두께를 건식식각방법으로 제거하면, 상기 SOG층이 일차로 식각 정지층이 되어 상기 반도체기판의 상부에 굴곡진 표면을 갖는 산화막과 상기 산화막의 굴곡진 부분을 메우고 있는 SOG층으로 구성되는 토플로지를 얻을 수 있으며, 그후, 상기 SOG층과 산화막을 CMP 방법으로 연마시켜 제거하면, 상기 질화막 패턴이 이차로 식각 정지층이 되어 평탄화된 표면을 갖는 소자분리영역을 형성하였으므로, 디슁이나 잔류 산화막 생성이 방지되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 소자분리 영역의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2c도는 본 발명에 따른 반도체소자의 소자분리 영역의 제조 공정도.

Claims (8)

  1. 반도체기판상에 패턴산화막을 형성하는 공정과, 상기 패드산화막 상에 질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분 상측의 질화막과 패드산화막을 순차적으로 제거하여 반도체 기판을 노출시키는 질화막 및 패드산화막 패턴을 형성하는 공정과, 상기 질화막 패턴에 의해 노출되어 있는 반도체기판에 트랜치를 형성하는 공정과, 상기 구조의 전표면에 산화막을 도포하여 상기 트랜치를 메우는 공정과, 상기 산화막상에 상기 산화막 보다 식각 속도가 느린 계열의 SOG층을 도포하는 공정과, 상기 SOG층과 산화막의 소정 두께를 건식식각하여 상기 산화막에서 골이진 부분에는 SOG 잔류층이 남도록하는 공정과, 상기 트랜치 상기의 SOG층 잔류층과 산화막을 순차적으로 CMP 공정으로 제거하여 평탄화시키는 공정을 구비하는 반도체 소자의 소자분리영역의 제조방법.
  2. 제1항에 있어서, 상기 패드산화막을 100∼500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
  3. 제1항에 있어서, 상기 질화막의 두께를 500∼3000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
  4. 제1항에 있어서, 상기 트랜치를 1500∼6000Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
  5. 제1항에 있어서, 상기 산화막을 2000∼10000Å 두께로 CVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
  6. 제1항에 있어서, 상기 SOG층을 층 도포한 후, 400∼450℃ 온도에서 열처리하여 최종적으로 2000∼3000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
  7. 제1항에 있어서, 상기 SOG층을 메틸-실록산 계열 또는 메틸-실레스티옥산(silsesquioxane) 계열을 사용하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
  8. 제1항에 있어서, 상기 SOG층과 산화막의 건식식각 공정은 CHF3/He 또는 CHF3/Ar 가스를 사용하고, 상기 SOG층이 500∼1000Å 두께가 남도록 실시하는 것을 특징으로 하는 반도체소자의 소자분리영역의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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