JPH05315441A - ポリッシュ工程を備えた半導体装置の製造方法 - Google Patents
ポリッシュ工程を備えた半導体装置の製造方法Info
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- JPH05315441A JPH05315441A JP4012592A JP4012592A JPH05315441A JP H05315441 A JPH05315441 A JP H05315441A JP 4012592 A JP4012592 A JP 4012592A JP 4012592 A JP4012592 A JP 4012592A JP H05315441 A JPH05315441 A JP H05315441A
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Abstract
(57)【要約】
【目的】 どの凹部領域上にも埋め込み材料が残ること
なく平坦化を達成でき、平坦性の良好な凹部埋め込みを
実現できる半導体装置の製造手段の提供。 【構成】 凹部埋め込み工程の後に液相ＣＶＤ膜を形
成する液相ＣＶＤ膜６形成工程を備える、ポリッシュ工
程を含む半導体装置の製造方法。液相ＣＶＤ膜６形成
工程後、広い被埋め込み凹部４１以外の部分の液相ＣＶ
Ｄ膜６を除去して該凹部上の液相ＣＶＤ膜６１を残し、
該液相ＣＶＤ膜６１をマスクとして埋め込み材料５を除
去し、その後ポリッシュ工程を行う半導体装置の製造方
法。
なく平坦化を達成でき、平坦性の良好な凹部埋め込みを
実現できる半導体装置の製造手段の提供。 【構成】 凹部埋め込み工程の後に液相ＣＶＤ膜を形
成する液相ＣＶＤ膜６形成工程を備える、ポリッシュ工
程を含む半導体装置の製造方法。液相ＣＶＤ膜６形成
工程後、広い被埋め込み凹部４１以外の部分の液相ＣＶ
Ｄ膜６を除去して該凹部上の液相ＣＶＤ膜６１を残し、
該液相ＣＶＤ膜６１をマスクとして埋め込み材料５を除
去し、その後ポリッシュ工程を行う半導体装置の製造方
法。
Description
【０００１】
【産業上の利用分野】本発明は、ポリッシュ工程を備え
た半導体装置の製造方法に関する。本発明は、例えば、
トレンチアイソレーション（溝型素子間分離）の形成
や、トレンチキャパシタ、トレンチプラグ形成等の、凹
部埋め込み工程とその後の平坦化ポリッシュ工程とを有
する各種半導体装置の製造方法として利用することがで
きる。
た半導体装置の製造方法に関する。本発明は、例えば、
トレンチアイソレーション（溝型素子間分離）の形成
や、トレンチキャパシタ、トレンチプラグ形成等の、凹
部埋め込み工程とその後の平坦化ポリッシュ工程とを有
する各種半導体装置の製造方法として利用することがで
きる。
【０００２】
【従来の技術】ポリッシュ技術の適用分野は広く、例え
ば半導体装置の製造の際に半導体基板等の基体上に生じ
た凹凸を平坦化するためにも利用されるに至っている
（例えば、特開昭６０−３９８３５号参照）。
ば半導体装置の製造の際に半導体基板等の基体上に生じ
た凹凸を平坦化するためにも利用されるに至っている
（例えば、特開昭６０−３９８３５号参照）。
【０００３】一方、半導体装置の分野ではデバイスの大
容量化が進んでいるが、チップ面積をなるべく小さくし
て大容量化を図るためには、例えば多層配線技術が必要
である。そして、この多層配線の技術においては、多層
配線の段切れを防止するため、下地の平坦化が重要であ
る。下地に凹凸があると、これにより生ずる段差上で、
配線が切れるいわゆる断切れが発生するからである。こ
のように半導体装置製造の際に平坦化を要する場合は多
く、かかる平坦化を良好に行うには、初期工程からの平
坦化が重要となる。このため例えば、平坦なトレンチア
イソレーション等が考えられている。トレンチアイソレ
ーションとは、半導体基板に形成した溝（トレンチ）に
絶縁材を埋め込んで、素子間分離を行うものである。こ
れは微細に形成できるので有利であるが、溝の埋め込み
後は、溝以外の部分に堆積した埋め込み材料から成る凹
部を除去して、平坦化する必要がある。
容量化が進んでいるが、チップ面積をなるべく小さくし
て大容量化を図るためには、例えば多層配線技術が必要
である。そして、この多層配線の技術においては、多層
配線の段切れを防止するため、下地の平坦化が重要であ
る。下地に凹凸があると、これにより生ずる段差上で、
配線が切れるいわゆる断切れが発生するからである。こ
のように半導体装置製造の際に平坦化を要する場合は多
く、かかる平坦化を良好に行うには、初期工程からの平
坦化が重要となる。このため例えば、平坦なトレンチア
イソレーション等が考えられている。トレンチアイソレ
ーションとは、半導体基板に形成した溝（トレンチ）に
絶縁材を埋め込んで、素子間分離を行うものである。こ
れは微細に形成できるので有利であるが、溝の埋め込み
後は、溝以外の部分に堆積した埋め込み材料から成る凹
部を除去して、平坦化する必要がある。
【０００４】この平坦なトレンチアイソレーションを形
成する方法として、図３に示す手法がある。この手法に
おいては、まず基板１等の基体に形成した溝４１〜４３
を埋め込み材料５によりＣＶＤ等の堆積手段で埋め込
み、図３（Ａ）の構造とする。この構造においては、溝
４１〜４３以外の部分にも埋め込み材料５が厚く堆積し
て、凹部５１が生じる。よってこの凹部５１をポリッシ
ュにより除去して、図３（Ｂ）のように平坦化する。図
中２はポリッシュのストッパ層で、埋め込み材料がＳｉ
Ｏ2 であれば、例えばこれよりポリッシュ速度の遅いシ
リコンナイトライド膜により形成する。
成する方法として、図３に示す手法がある。この手法に
おいては、まず基板１等の基体に形成した溝４１〜４３
を埋め込み材料５によりＣＶＤ等の堆積手段で埋め込
み、図３（Ａ）の構造とする。この構造においては、溝
４１〜４３以外の部分にも埋め込み材料５が厚く堆積し
て、凹部５１が生じる。よってこの凹部５１をポリッシ
ュにより除去して、図３（Ｂ）のように平坦化する。図
中２はポリッシュのストッパ層で、埋め込み材料がＳｉ
Ｏ2 であれば、例えばこれよりポリッシュ速度の遅いシ
リコンナイトライド膜により形成する。
【０００５】
【発明が解決しようとする問題点】ところがこの技術の
問題点は、図４（Ａ）に示すように広い凹部領域と狭
い凹部領域とが形成されている場合、トレンチ４１〜
４３の埋め込み後、ダイレクトにポリッシュを行うと、
図４（Ｂ）のように、広い凹部領域上の埋め込み材料
５について、その中央部に、除去しきれない埋め込み材
料５２（ＳｉＯ2 等）が残ってしまい、また、狭い凹部
領域上でも、その中央部に同様な除去しきれない埋め
込み材料５２′が残ってしまって、次工程において例え
ばホットリン酸によりストッパ層２である例えばＳｉ3
Ｎ4 等を除去する際、埋め込み材料５２，５２′である
ＳｉＯ2 等が浮いてしまい、パーティクルの発生を招く
結果となる。
問題点は、図４（Ａ）に示すように広い凹部領域と狭
い凹部領域とが形成されている場合、トレンチ４１〜
４３の埋め込み後、ダイレクトにポリッシュを行うと、
図４（Ｂ）のように、広い凹部領域上の埋め込み材料
５について、その中央部に、除去しきれない埋め込み材
料５２（ＳｉＯ2 等）が残ってしまい、また、狭い凹部
領域上でも、その中央部に同様な除去しきれない埋め
込み材料５２′が残ってしまって、次工程において例え
ばホットリン酸によりストッパ層２である例えばＳｉ3
Ｎ4 等を除去する際、埋め込み材料５２，５２′である
ＳｉＯ2 等が浮いてしまい、パーティクルの発生を招く
結果となる。
【０００６】この問題を解決するための対策法として、
例えばＩＢＭでは、１９８９年のＩＥＤＭに次のような
技術を発表している（ＩＥＤＭ８９，ＰＰ６１−６
４）。即ち図５（ａ）に示されるブロックレジスト３１
を埋め込み材料５であるＣＶＤ−ＳｉＯ2 の凹部に形成
し、その上にレジストコーティング膜３を形成し、次に
エッチバックを行う、これにより図５（ｂ）の構造を得
る。そしてポリッシュにより平坦化を行って、図５
（ｃ）の平坦化構造とする。ところがこの方法では、図
６（Ａ）に示すようにブロックレジストのパターニング
がずれて符号３１′に示すような凹部から外れたレジス
トが形成されると、レジストコーティング膜３′を形成
しても十分な平坦性が得られず、図６（Ｂ）に示すよう
に埋め込み材料５が平坦にならず、結果としてポリッシ
ュによる平坦化も難しくなる。また、この従来プロセス
では、余分なＳｉＯ2 除去のためにレジストパターニン
グ（ブロックレジスト３１の形成工程）を行うため、工
程時間がかかっていた。
例えばＩＢＭでは、１９８９年のＩＥＤＭに次のような
技術を発表している（ＩＥＤＭ８９，ＰＰ６１−６
４）。即ち図５（ａ）に示されるブロックレジスト３１
を埋め込み材料５であるＣＶＤ−ＳｉＯ2 の凹部に形成
し、その上にレジストコーティング膜３を形成し、次に
エッチバックを行う、これにより図５（ｂ）の構造を得
る。そしてポリッシュにより平坦化を行って、図５
（ｃ）の平坦化構造とする。ところがこの方法では、図
６（Ａ）に示すようにブロックレジストのパターニング
がずれて符号３１′に示すような凹部から外れたレジス
トが形成されると、レジストコーティング膜３′を形成
しても十分な平坦性が得られず、図６（Ｂ）に示すよう
に埋め込み材料５が平坦にならず、結果としてポリッシ
ュによる平坦化も難しくなる。また、この従来プロセス
では、余分なＳｉＯ2 除去のためにレジストパターニン
グ（ブロックレジスト３１の形成工程）を行うため、工
程時間がかかっていた。
【０００７】
【発明の目的】本発明は、上述した従来の問題点を解決
して、広い（長い）凹部領域上に埋め込み材料が残るこ
となく平坦化を達成でき、よって平坦性の良好な凹部埋
め込みを実現できる半導体装置の製造手段を提供するこ
とが目的である。
して、広い（長い）凹部領域上に埋め込み材料が残るこ
となく平坦化を達成でき、よって平坦性の良好な凹部埋
め込みを実現できる半導体装置の製造手段を提供するこ
とが目的である。
【０００８】
【問題点を解決するための手段】本出願の請求項１の発
明は、複数の凹部が形成された基板上に堆積手段により
凹部埋め込み材料を形成する埋め込み工程と、ポリッシ
ュにより埋め込み材料を平坦化するポリッシュ工程とを
含む半導体装置の製造方法において、凹部埋め込み工程
の後に液相ＣＶＤ膜を形成する液相ＣＶＤ膜形成工程を
備えることを特徴とする半導体装置の製造方法であっ
て、これにより上記目的を達成するものである。
明は、複数の凹部が形成された基板上に堆積手段により
凹部埋め込み材料を形成する埋め込み工程と、ポリッシ
ュにより埋め込み材料を平坦化するポリッシュ工程とを
含む半導体装置の製造方法において、凹部埋め込み工程
の後に液相ＣＶＤ膜を形成する液相ＣＶＤ膜形成工程を
備えることを特徴とする半導体装置の製造方法であっ
て、これにより上記目的を達成するものである。
【０００９】本出願の請求項２の発明は、液相ＣＶＤ膜
形成工程後、広い被埋め込み凹部以外の部分の液相ＣＶ
Ｄ膜を除去して広い被埋め込み凹部上の液相ＣＶＤ膜を
残し、該液相ＣＶＤ膜をマスクとして、広い被埋め込み
凹部以外の部分に残存する埋め込み材料を除去する除去
工程を行い、その後ポリッシュ工程を行うことを特徴と
する半導体装置の製造方法であって、これにより上記目
的を達成するものである。
形成工程後、広い被埋め込み凹部以外の部分の液相ＣＶ
Ｄ膜を除去して広い被埋め込み凹部上の液相ＣＶＤ膜を
残し、該液相ＣＶＤ膜をマスクとして、広い被埋め込み
凹部以外の部分に残存する埋め込み材料を除去する除去
工程を行い、その後ポリッシュ工程を行うことを特徴と
する半導体装置の製造方法であって、これにより上記目
的を達成するものである。
【００１０】本発明において、凹部の埋め込みは、エッ
チングと堆積とを同時進行的に行う堆積手段によること
が好ましい。このような埋め込みは、バイアスＥＣＲ−
ＣＶＤに代表されるエッチングと堆積とを同時進行的に
行う堆積手段を用いて、実施できる。
チングと堆積とを同時進行的に行う堆積手段によること
が好ましい。このような埋め込みは、バイアスＥＣＲ−
ＣＶＤに代表されるエッチングと堆積とを同時進行的に
行う堆積手段を用いて、実施できる。
【００１１】本発明において、基板や凹部埋め込み材料
は任意であるが、代表的には、基板はシリコン基板であ
り、凹部埋め込み材料は、絶縁物ではＳｉＯ2 、配線材
料では、各種金属等である。
は任意であるが、代表的には、基板はシリコン基板であ
り、凹部埋め込み材料は、絶縁物ではＳｉＯ2 、配線材
料では、各種金属等である。
【００１２】
【作用】本出願の請求項１の発明によれば、液相ＣＶＤ
膜を形成するので、これは均一かつ良好に成膜される。
特に、除去されるべき埋め込み材料が堆積している以外
の所に形成される凹部に、液相ＣＶＤ材料は埋め込み特
性良く埋め込まれる。よってこれをマスクにして余分の
埋め込み材料を除去することにより、効果的な平坦化を
達成できる。請求項２の発明はこの利点を利用して、広
い（長い）凹部領域上の除去されるべき埋め込み材料
は、これを液相ＣＶＤ膜をマスクとした除去工程により
容易に除去され、その後のポリッシュ工程ではポリッシ
ュ除去すべき部分は小さくなる。よってそのポリッシュ
工程により、容易で良好な平坦化が行える。これによっ
て、平坦な埋め込みが達成された半導体装置の製造が可
能となる。また、請求項１，２の発明とも、従来法に比
べマスク工程をひとつ減らして平坦化を行うことがで
き、プロセス時間を大幅に短縮することができる。
膜を形成するので、これは均一かつ良好に成膜される。
特に、除去されるべき埋め込み材料が堆積している以外
の所に形成される凹部に、液相ＣＶＤ材料は埋め込み特
性良く埋め込まれる。よってこれをマスクにして余分の
埋め込み材料を除去することにより、効果的な平坦化を
達成できる。請求項２の発明はこの利点を利用して、広
い（長い）凹部領域上の除去されるべき埋め込み材料
は、これを液相ＣＶＤ膜をマスクとした除去工程により
容易に除去され、その後のポリッシュ工程ではポリッシ
ュ除去すべき部分は小さくなる。よってそのポリッシュ
工程により、容易で良好な平坦化が行える。これによっ
て、平坦な埋め込みが達成された半導体装置の製造が可
能となる。また、請求項１，２の発明とも、従来法に比
べマスク工程をひとつ減らして平坦化を行うことがで
き、プロセス時間を大幅に短縮することができる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定されるものではない。
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定されるものではない。
【００１４】実施例１ この実施例は、本出願の発明を微細化集積化した半導体
装置の形成に適用したものである。特にそのトレンチア
イソレーションの形成に適用したものである。
装置の形成に適用したものである。特にそのトレンチア
イソレーションの形成に適用したものである。
【００１５】本実施例においては、トレンチＣＶＤ法に
より埋め込んだ後、液相ＣＶＤ法にてＳｉ膜を形成し、
このＳｉ膜をマスクとして余分なＳｉＯ2 を除去する手
段を採り、これにより長い凹部段差上にＳｉＯ2 が残る
ことなく平坦化したアイソレーションを形成する。
より埋め込んだ後、液相ＣＶＤ法にてＳｉ膜を形成し、
このＳｉ膜をマスクとして余分なＳｉＯ2 を除去する手
段を採り、これにより長い凹部段差上にＳｉＯ2 が残る
ことなく平坦化したアイソレーションを形成する。
【００１６】本実施例においては、堆積手段により、基
板１上の複数の凹部４１〜４３を埋め込む埋め込み工程
により、図１（ｂ）に示す構造を得、次に、液相ＣＶＤ
膜６を形成し（図１（ｃ））、広い被埋め込み凹部以外
の部分の液相ＣＶＤ膜６を除去して広い被埋め込み凹部
４１上に液相ＣＶＤ膜６１を残した図１（ｄ）の構造を
得、次いでこの液相ＣＶＤ膜６１をマスクとして、広い
被埋め込み凹部以外の部分に残存する埋め込み材料５１
を除去する除去工程を行い、図１（ｅ）に示す構造を
得、その後ポリッシュ工程を行う（図１（ｆ）（ｇ））
ことによ、除去しきれない埋め込み材料の残存なく、良
好な埋め込み平坦化を達成するものである。
板１上の複数の凹部４１〜４３を埋め込む埋め込み工程
により、図１（ｂ）に示す構造を得、次に、液相ＣＶＤ
膜６を形成し（図１（ｃ））、広い被埋め込み凹部以外
の部分の液相ＣＶＤ膜６を除去して広い被埋め込み凹部
４１上に液相ＣＶＤ膜６１を残した図１（ｄ）の構造を
得、次いでこの液相ＣＶＤ膜６１をマスクとして、広い
被埋め込み凹部以外の部分に残存する埋め込み材料５１
を除去する除去工程を行い、図１（ｅ）に示す構造を
得、その後ポリッシュ工程を行う（図１（ｆ）（ｇ））
ことによ、除去しきれない埋め込み材料の残存なく、良
好な埋め込み平坦化を達成するものである。
【００１７】更に具体的には、本実施例は次の（１）〜
（８）の工程を経る。
（８）の工程を経る。
【００１８】（１）基板１（ここではシリコン基板）上
に、熱酸化膜（Ｔ−ＳｉＯ2 ）から成るパッドＳｉＯ2
である下層２１と、シリコンナイトライド（Ｓｉ
3 Ｎ4 ）膜である中層２２と、ポリＳｉから成る上層２
３とを形成し、これらの層２１〜２３が形成してある基
板１に、トレンチである凹部４１〜４３を形成する。こ
れにより図１（ａ）の構造を得る。
に、熱酸化膜（Ｔ−ＳｉＯ2 ）から成るパッドＳｉＯ2
である下層２１と、シリコンナイトライド（Ｓｉ
3 Ｎ4 ）膜である中層２２と、ポリＳｉから成る上層２
３とを形成し、これらの層２１〜２３が形成してある基
板１に、トレンチである凹部４１〜４３を形成する。こ
れにより図１（ａ）の構造を得る。
【００１９】この時のトレンチ形成用エッチングは、例
えばＥＣＲエッチャーを用い、次の条件を実施できる。 マイクロ波：８５０Ｗ ＲＦ（１３．５６ＭＨｚ）：１５０Ｗ 使用ガス系：Ｃ2 Ｃ13Ｆ3 ／ＳＦ6 ＝６５／１０ｓｃｃ
ｍ 磁場：０．８７５ｍＴ 圧力：１．３３Ｐａ
えばＥＣＲエッチャーを用い、次の条件を実施できる。 マイクロ波：８５０Ｗ ＲＦ（１３．５６ＭＨｚ）：１５０Ｗ 使用ガス系：Ｃ2 Ｃ13Ｆ3 ／ＳＦ6 ＝６５／１０ｓｃｃ
ｍ 磁場：０．８７５ｍＴ 圧力：１．３３Ｐａ
【００２０】（２）次に、ＣＶＤ法により、トレンチ
（凹部）の深さと同じになるまで、即ちトレンチ深さと
同じ膜厚のＳｉＯ2 膜を形成して、埋め込み材料５を層
形成する。これにより図１（ｂ）の構造とする。
（凹部）の深さと同じになるまで、即ちトレンチ深さと
同じ膜厚のＳｉＯ2 膜を形成して、埋め込み材料５を層
形成する。これにより図１（ｂ）の構造とする。
【００２１】（３）液相ＣＶＤ膜６を形成して、図１
（ｃ）の構造を得る。本実施例では液相ＣＶＤ−Ｓｉ膜
を形成した。この時のＣＶＤ条件としては、例えば、平
行平板プラズマＣＶＤ装置を用い、下記条件を採用でき
る。なお液相ＣＶＤの条件設定については、１９９１年
春の応用物理学会予稿集６３２頁の２９ｐ−Ｖ−１０の
記載（申、他）を参考にできる。 使用ガス系：ＳｉＨ4 ＝１００ｓｃｃｍ 圧力：６７Ｐａ 基板温度：１１０℃ ＲＦ：５０Ｗ
（ｃ）の構造を得る。本実施例では液相ＣＶＤ−Ｓｉ膜
を形成した。この時のＣＶＤ条件としては、例えば、平
行平板プラズマＣＶＤ装置を用い、下記条件を採用でき
る。なお液相ＣＶＤの条件設定については、１９９１年
春の応用物理学会予稿集６３２頁の２９ｐ−Ｖ−１０の
記載（申、他）を参考にできる。 使用ガス系：ＳｉＨ4 ＝１００ｓｃｃｍ 圧力：６７Ｐａ 基板温度：１１０℃ ＲＦ：５０Ｗ
【００２２】（４）被埋め込み凹部以外に堆積した埋め
込み材料５である凹部ＣＶＤ−ＳｉＯ2 （符号５１で示
す）上の液相ＣＶＤ膜６がなくなるまで、液相ＣＶＤ−
Ｓｉのエッチバックを行う。これにより図１（ｄ）の構
造とする。広いトレンチである凹部４１には、液相ＣＶ
Ｄ−Ｓｉを残しておく。この残された液相ＣＶＤ膜を符
号６１で示す。この時のエッチバック条件としては、例
えば、ＥＣＲエッチャーを用いて、次の条件を用いるこ
とができる。 マイクロ波：８５０ ＲＦ（１３．５６ＭＨｚ）：１００Ｗ 使用ガス系：Ｃ2 Ｃ13Ｆ3 ／ＳＦ6 ＝３５／３５ｓｃｃ
ｍ 磁場：０．８７５ｍＴ 圧力：１．３３Ｐａ
込み材料５である凹部ＣＶＤ−ＳｉＯ2 （符号５１で示
す）上の液相ＣＶＤ膜６がなくなるまで、液相ＣＶＤ−
Ｓｉのエッチバックを行う。これにより図１（ｄ）の構
造とする。広いトレンチである凹部４１には、液相ＣＶ
Ｄ−Ｓｉを残しておく。この残された液相ＣＶＤ膜を符
号６１で示す。この時のエッチバック条件としては、例
えば、ＥＣＲエッチャーを用いて、次の条件を用いるこ
とができる。 マイクロ波：８５０ ＲＦ（１３．５６ＭＨｚ）：１００Ｗ 使用ガス系：Ｃ2 Ｃ13Ｆ3 ／ＳＦ6 ＝３５／３５ｓｃｃ
ｍ 磁場：０．８７５ｍＴ 圧力：１．３３Ｐａ
【００２３】（５）埋め込み材料５であるＳｉＯ2 をエ
ッチングするエッチバックを行う。ここでは、（４）で
残った液相ＣＶＤ膜６１がマスクとなる。これにより図
１（ｅ）の構造を得た。ここではＲＩＥで、例えばマグ
ネトロンＲＩＥ装置を用い、次の条件でエッチバックを
行った。 使用ガス系：Ｃ4 Ｆ8 ＝５０ｓｃｃｍ ＲＦ：１２００Ｗ 圧力：２Ｐａ
ッチングするエッチバックを行う。ここでは、（４）で
残った液相ＣＶＤ膜６１がマスクとなる。これにより図
１（ｅ）の構造を得た。ここではＲＩＥで、例えばマグ
ネトロンＲＩＥ装置を用い、次の条件でエッチバックを
行った。 使用ガス系：Ｃ4 Ｆ8 ＝５０ｓｃｃｍ ＲＦ：１２００Ｗ 圧力：２Ｐａ
【００２４】（６）液相ＣＶＤ−Ｓｉのエッチバックを
行う。これにより図１（ｆ）の構造となった。この時の
条件は、（４）と同じでよい。ここでは、Ｓｉ3 Ｎ4 層
である中層２２がエッチストッパーとして働く。図１
（ｆ）に示すように、マスクとなった液相ＣＶＤ膜６１
の両側に、埋め込み材料５であるＳｉＯ2 の突起状部５
ａが残ることがある。また、狭いトレンチである凹部４
２，４３中に埋め込み材料５ｂの上面は、ややＶ字状に
突出している可能性がある。しかしそれ以外の埋め込み
材料５はほぼ除去された状態になっている。
行う。これにより図１（ｆ）の構造となった。この時の
条件は、（４）と同じでよい。ここでは、Ｓｉ3 Ｎ4 層
である中層２２がエッチストッパーとして働く。図１
（ｆ）に示すように、マスクとなった液相ＣＶＤ膜６１
の両側に、埋め込み材料５であるＳｉＯ2 の突起状部５
ａが残ることがある。また、狭いトレンチである凹部４
２，４３中に埋め込み材料５ｂの上面は、ややＶ字状に
突出している可能性がある。しかしそれ以外の埋め込み
材料５はほぼ除去された状態になっている。
【００２５】（７）次に、ポリッシャーによりポリッシ
ュを行う。ポリッシャーとしては、図２に示す装置を用
いることができる。その時のポリッシュ条件は、ここで
は、研磨プレートＰの回転数＝３７ｒｐｍ、ウェハー保
持試料台６４の回転数＝１７ｒｐｍ、研磨圧力（図３の
矢印６６）＝５．５×１０3 Ｐａ（８ＰＳＩ）、スラリ
ーをスラリー導入管６１から２２５ミリリットル／分で
導入、パッド６７の温度を４０℃として行った。スラリ
ー（図２中、６２で模式的に示す）は、シリカとＫＯＨ
と水の混合液を用いることができる。例えば研磨時に用
いるポリッシュ液（スラリー）として、商品名ＳＣ−１
（ＣＡＢＯＴ ＣＯＲＰＯＲＡＴＩＯＮ製）を使用でき
る。その固形成分はシリカ（全重量の３０％）である
（ｐＨ：１０．５−１０．７、シリカ粒度：２５−３５
ｎｍ、ｐＨ調整剤：ＫＯＨ）。このＳＣ−１を脱イオン
水で１５−２０倍に希釈し、希塩酸またはＫＯＨ、Ｎａ
ＯＨ溶液を用いてｐＨコントロールして、使用できる。
図２中、符号６３は研磨プレートＰの回転軸、６５は、
被研磨基板１０であるウェハーを支持するウェハー保持
試料台６４の回転軸である。
ュを行う。ポリッシャーとしては、図２に示す装置を用
いることができる。その時のポリッシュ条件は、ここで
は、研磨プレートＰの回転数＝３７ｒｐｍ、ウェハー保
持試料台６４の回転数＝１７ｒｐｍ、研磨圧力（図３の
矢印６６）＝５．５×１０3 Ｐａ（８ＰＳＩ）、スラリ
ーをスラリー導入管６１から２２５ミリリットル／分で
導入、パッド６７の温度を４０℃として行った。スラリ
ー（図２中、６２で模式的に示す）は、シリカとＫＯＨ
と水の混合液を用いることができる。例えば研磨時に用
いるポリッシュ液（スラリー）として、商品名ＳＣ−１
（ＣＡＢＯＴ ＣＯＲＰＯＲＡＴＩＯＮ製）を使用でき
る。その固形成分はシリカ（全重量の３０％）である
（ｐＨ：１０．５−１０．７、シリカ粒度：２５−３５
ｎｍ、ｐＨ調整剤：ＫＯＨ）。このＳＣ−１を脱イオン
水で１５−２０倍に希釈し、希塩酸またはＫＯＨ、Ｎａ
ＯＨ溶液を用いてｐＨコントロールして、使用できる。
図２中、符号６３は研磨プレートＰの回転軸、６５は、
被研磨基板１０であるウェハーを支持するウェハー保持
試料台６４の回転軸である。
【００２６】このとき、被ポリッシュ面の内、ここでポ
リッシュされるべき突起形状のＳｉＯ2 である突起状部
５ａは、ポリッシュが容易であり、短時間に平坦化が行
える。よって従来のような長い凹部上に残る除去しきれ
ないＳｉＯ2 （図４（Ｂ）の５２，５２′）は発生しな
い。
リッシュされるべき突起形状のＳｉＯ2 である突起状部
５ａは、ポリッシュが容易であり、短時間に平坦化が行
える。よって従来のような長い凹部上に残る除去しきれ
ないＳｉＯ2 （図４（Ｂ）の５２，５２′）は発生しな
い。
【００２７】（８）次に、ストッパ層２の上層２２であ
るＳｉ3 Ｎ4 を例えばＫＯＨにて除去し、下層２１であ
るｐａｄ−ＳｉＯ2 をフッ酸にて除去し、図１（ｈ）の
構造とする。この構造は、キャパシタを構成する凹部４
１〜４３（トレンチ）内の誘導体である埋め込み絶縁材
料が、凹部４１〜４３のトレンチ上面からやや突出した
形で得られるものであり、耐圧状の良好なキャパシタ機
能を示すことができる。
るＳｉ3 Ｎ4 を例えばＫＯＨにて除去し、下層２１であ
るｐａｄ−ＳｉＯ2 をフッ酸にて除去し、図１（ｈ）の
構造とする。この構造は、キャパシタを構成する凹部４
１〜４３（トレンチ）内の誘導体である埋め込み絶縁材
料が、凹部４１〜４３のトレンチ上面からやや突出した
形で得られるものであり、耐圧状の良好なキャパシタ機
能を示すことができる。
【００２８】
【発明の効果】上述の如く、本出願の発明によれば、広
い（長い）凹部領域上にも埋め込み材料が残ることなく
平坦化を達成でき、よって平坦性の良好な埋め込みを達
成できる半導体装置の製造方法を提供することができ
る。
い（長い）凹部領域上にも埋め込み材料が残ることなく
平坦化を達成でき、よって平坦性の良好な埋め込みを達
成できる半導体装置の製造方法を提供することができ
る。
【図１】実施例１の工程を順に断面図で示すものであ
る。
る。
【図２】実施例で用いたポリッシャー装置を示す構成図
である。
である。
【図３】背景技術を示す図である。
【図４】従来技術の問題点を示す図である。
【図５】従来技術の問題点を示す図である。
【図６】従来技術の問題点を示す図である。
１ 基板 ４１〜４３ 凹部（トレンチ） ５ 埋め込み材料 ５２ 除去しきれない埋め込み材料 ６ 液相ＣＶＤ膜（液相ＣＶＤ−Ｓｉ） ６１ 液相ＣＶＤ膜（マスク）
【手続補正書】
【提出日】平成５年５月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】この平坦なトレンチアイソレーションを形
成する方法として、図７に示す手法がある。この手法に
おいては、まず基板１等の基体に形成した溝４１〜４３
を埋め込み材料５によりＣＶＤ等の堆積手段で埋め込
み、図７（Ａ）の構造とする。この構造においては、溝
４１〜４３以外の部分にも埋め込み材料５が厚く堆積し
て、凹部５１が生じる。よってこの凹部５１をポリッシ
ュにより除去して、図７（Ｂ）のように平坦化する。図
中２はポリッシュのストッパ層で、埋め込み材料がＳｉ
Ｏ２であれば、例えばこれよりポリッシュ速度の遅いシ
リコンナイトライド膜により形成する。
成する方法として、図７に示す手法がある。この手法に
おいては、まず基板１等の基体に形成した溝４１〜４３
を埋め込み材料５によりＣＶＤ等の堆積手段で埋め込
み、図７（Ａ）の構造とする。この構造においては、溝
４１〜４３以外の部分にも埋め込み材料５が厚く堆積し
て、凹部５１が生じる。よってこの凹部５１をポリッシ
ュにより除去して、図７（Ｂ）のように平坦化する。図
中２はポリッシュのストッパ層で、埋め込み材料がＳｉ
Ｏ２であれば、例えばこれよりポリッシュ速度の遅いシ
リコンナイトライド膜により形成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】本実施例においては、堆積手段により、基
板１上の複数の凹部４１〜４３を埋め込む埋め込み工程
により、図１（ｂ）に示す構造を得、次に、液相ＣＶＤ
膜６を形成し（図１（ｃ））、広い被埋め込み凹部以外
の部分の液相ＣＶＤ膜６を除去して広い被埋め込み凹部
４１上に液相ＣＶＤ膜６１を残した図１（ｄ）の構造を
得、次いでこの液相ＣＶＤ膜６１をマスクとして、広い
被埋め込み凹部以外の部分に残存する埋め込み材料５１
を除去する除去工程を行い、図２（ｅ）に示す構造を
得、その後ポリッシュ工程を行う（図２（ｆ）（ｇ））
ことによ、除去しきれない埋め込み材料の残存なく、良
好な埋め込み平坦化を達成するものである。
板１上の複数の凹部４１〜４３を埋め込む埋め込み工程
により、図１（ｂ）に示す構造を得、次に、液相ＣＶＤ
膜６を形成し（図１（ｃ））、広い被埋め込み凹部以外
の部分の液相ＣＶＤ膜６を除去して広い被埋め込み凹部
４１上に液相ＣＶＤ膜６１を残した図１（ｄ）の構造を
得、次いでこの液相ＣＶＤ膜６１をマスクとして、広い
被埋め込み凹部以外の部分に残存する埋め込み材料５１
を除去する除去工程を行い、図２（ｅ）に示す構造を
得、その後ポリッシュ工程を行う（図２（ｆ）（ｇ））
ことによ、除去しきれない埋め込み材料の残存なく、良
好な埋め込み平坦化を達成するものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】（６）液相ＣＶＤ−Ｓｉのエッチバックを
行う。これにより図２（ｆ）の構造となった。この時の
条件は、（４）と同じでよい。ここでは、Ｓｉ３Ｎ４層
である中層２２がエッチストッパーとして働く。図２
（ｆ）に示すように、マスクとなった液相ＣＶＤ膜６１
の両側に、埋め込み材料５であるＳｉＯ２の突起状部５
ａが残ることがある。また、狭いトレンチである凹部４
２，４３中に埋め込み材料５ｂの上面は、ややＶ字状に
突出している可能性がある。しかしそれ以外の埋め込み
材料５はほぼ除去された状態になっている。
行う。これにより図２（ｆ）の構造となった。この時の
条件は、（４）と同じでよい。ここでは、Ｓｉ３Ｎ４層
である中層２２がエッチストッパーとして働く。図２
（ｆ）に示すように、マスクとなった液相ＣＶＤ膜６１
の両側に、埋め込み材料５であるＳｉＯ２の突起状部５
ａが残ることがある。また、狭いトレンチである凹部４
２，４３中に埋め込み材料５ｂの上面は、ややＶ字状に
突出している可能性がある。しかしそれ以外の埋め込み
材料５はほぼ除去された状態になっている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】（７）次に、ポリッシャーによりポリッシ
ュを行う。ポリッシャーとしては、図３に示す装置を用
いることができる。その時のポリッシュ条件は、ここで
は、研磨プレートＰの回転数＝３７ｒｐｍ、ウェハー保
持試料台６４の回転数＝１７ｒｐｍ、研磨圧力（図３の
矢印６６）＝５．５×１０３Ｐａ（８ＰＳＩ）、スラリ
ーをスラリー導入管６１から２２５ミリリットル／分で
導入、パッド６７の温度を４０℃として行った。スラリ
ー（図３中、６２で模式的に示す）は、シリカとＫＯＨ
と水の混合液を用いることができる。例えば研磨時に用
いるポリッシュ液（スラリー）として、商品名ＳＣ−１
（ＣＡＢＯＴ ＣＯＲＰＯＲＡＴＩＯＮ製）を使用でき
る。その固形成分はシリカ（全重量の３０％）である
（ｐＨ：１０．５−１０．７、シリカ粒度：２５−３５
ｎｍ、ｐＨ調整剤：ＫＯＨ）。このＳＣ−１を脱イオン
水で１５−２０倍に希釈し、希塩酸またはＫＯＨ、Ｎａ
ＯＨ溶液を用いてｐＨコントロールして、使用できる。
図３中、符号６３は研磨プレートＰの回転軸、６５は、
被研磨基板１０であるウェハーを支持するウェハー保持
試料台６４の回転軸である。
ュを行う。ポリッシャーとしては、図３に示す装置を用
いることができる。その時のポリッシュ条件は、ここで
は、研磨プレートＰの回転数＝３７ｒｐｍ、ウェハー保
持試料台６４の回転数＝１７ｒｐｍ、研磨圧力（図３の
矢印６６）＝５．５×１０３Ｐａ（８ＰＳＩ）、スラリ
ーをスラリー導入管６１から２２５ミリリットル／分で
導入、パッド６７の温度を４０℃として行った。スラリ
ー（図３中、６２で模式的に示す）は、シリカとＫＯＨ
と水の混合液を用いることができる。例えば研磨時に用
いるポリッシュ液（スラリー）として、商品名ＳＣ−１
（ＣＡＢＯＴ ＣＯＲＰＯＲＡＴＩＯＮ製）を使用でき
る。その固形成分はシリカ（全重量の３０％）である
（ｐＨ：１０．５−１０．７、シリカ粒度：２５−３５
ｎｍ、ｐＨ調整剤：ＫＯＨ）。このＳＣ−１を脱イオン
水で１５−２０倍に希釈し、希塩酸またはＫＯＨ、Ｎａ
ＯＨ溶液を用いてｐＨコントロールして、使用できる。
図３中、符号６３は研磨プレートＰの回転軸、６５は、
被研磨基板１０であるウェハーを支持するウェハー保持
試料台６４の回転軸である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】（８）次に、ストッパ層２の上層２２であ
るＳｉ３Ｎ４を例えばＫＯＨにて除去し、下層２１であ
るｐａｄ−ＳｉＯ２をフッ酸にて除去し、図２（ｈ）の
構造とする。この構造は、キャパシタを構成する凹部４
１〜４３（トレンチ）内の誘導体である埋め込み絶縁材
料が、凹部４１〜４３のトレンチ上面からやや突出した
形で得られるものであり、耐圧状の良好なキャパシタ機
能を示すことができる。
るＳｉ３Ｎ４を例えばＫＯＨにて除去し、下層２１であ
るｐａｄ−ＳｉＯ２をフッ酸にて除去し、図２（ｈ）の
構造とする。この構造は、キャパシタを構成する凹部４
１〜４３（トレンチ）内の誘導体である埋め込み絶縁材
料が、凹部４１〜４３のトレンチ上面からやや突出した
形で得られるものであり、耐圧状の良好なキャパシタ機
能を示すことができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】実施例１の工程を順に断面図で示すものであ
る。
る。
【図２】実施例１の工程を順に断面図で示すものであ
る。
る。
【図３】実施例で用いたポリッシャー装置を示す構成図
である。
である。
【図４】従来技術の問題点を示す図である。
【図５】従来技術の問題点を示す図である。
【図６】従来技術の問題点を示す図である。
【図７】背景技術を示す図である。
【符号の説明】 １ 基板 ４１〜４３ 凹部（トレンチ） ５ 埋め込み材料 ５２ 除去しきれない埋め込み材料 ６ 液相ＣＶＤ膜（液相ＣＶＤ−Ｓｉ） ６１ 液相ＣＶＤ膜（マスク）
Claims (2)
- 【請求項１】複数の凹部が形成された基板上に堆積手段
により凹部埋め込み材料を形成する埋め込み工程と、ポ
リッシュにより埋め込み材料を平坦化するポリッシュ工
程とを含む半導体装置の製造方法において、 凹部埋め込み工程の後に液相ＣＶＤ膜を形成する液相Ｃ
ＶＤ膜形成工程を備えることを特徴とする半導体装置の
製造方法。 - 【請求項２】液相ＣＶＤ膜形成工程後、広い被埋め込み
凹部以外の部分の液相ＣＶＤ膜を除去して広い被埋め込
み凹部上の液相ＣＶＤ膜を残し、 該液相ＣＶＤ膜をマスクとして、広い被埋め込み凹部以
外の部分に残存する埋め込み材料を除去する除去工程を
行い、その後ポリッシュ工程を行うことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012592A JP3163719B2 (ja) | 1992-01-30 | 1992-01-30 | ポリッシュ工程を備えた半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012592A JP3163719B2 (ja) | 1992-01-30 | 1992-01-30 | ポリッシュ工程を備えた半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315441A true JPH05315441A (ja) | 1993-11-26 |
| JP3163719B2 JP3163719B2 (ja) | 2001-05-08 |
Family
ID=12572101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4012592A Expired - Fee Related JP3163719B2 (ja) | 1992-01-30 | 1992-01-30 | ポリッシュ工程を備えた半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3163719B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0883837A (ja) * | 1994-09-09 | 1996-03-26 | Nec Corp | 半導体装置及びその製造方法 |
| WO1998011601A1 (fr) * | 1996-09-11 | 1998-03-19 | Hitachi, Ltd. | Dispositif a semiconducteur et son procede de production |
| KR20010058498A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
| KR100414742B1 (ko) * | 1996-12-20 | 2004-03-31 | 주식회사 하이닉스반도체 | 반도체소자의소자분리절연막형성방법 |
| KR100476372B1 (ko) * | 1997-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 트렌치의폭이다른반도체소자의트렌치형소자분리막형성방법 |
| US7012010B2 (en) | 1999-08-30 | 2006-03-14 | Micron Technology, Inc. | Methods of forming trench isolation regions |
| US7053010B2 (en) | 2004-03-22 | 2006-05-30 | Micron Technology, Inc. | Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells |
| US7125815B2 (en) | 2003-07-07 | 2006-10-24 | Micron Technology, Inc. | Methods of forming a phosphorous doped silicon dioxide comprising layer |
| US7157385B2 (en) | 2003-09-05 | 2007-01-02 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
| US7217634B2 (en) | 2005-02-17 | 2007-05-15 | Micron Technology, Inc. | Methods of forming integrated circuitry |
| US7235459B2 (en) | 2004-08-31 | 2007-06-26 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| KR100746223B1 (ko) * | 2005-09-09 | 2007-08-03 | 삼성전자주식회사 | 반도체소자의 트렌치 소자분리 방법 |
| US7510966B2 (en) | 2005-03-07 | 2009-03-31 | Micron Technology, Inc. | Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines |
| US8012847B2 (en) | 2005-04-01 | 2011-09-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry |
-
1992
- 1992-01-30 JP JP4012592A patent/JP3163719B2/ja not_active Expired - Fee Related
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0883837A (ja) * | 1994-09-09 | 1996-03-26 | Nec Corp | 半導体装置及びその製造方法 |
| WO1998011601A1 (fr) * | 1996-09-11 | 1998-03-19 | Hitachi, Ltd. | Dispositif a semiconducteur et son procede de production |
| KR100414742B1 (ko) * | 1996-12-20 | 2004-03-31 | 주식회사 하이닉스반도체 | 반도체소자의소자분리절연막형성방법 |
| KR100476372B1 (ko) * | 1997-12-30 | 2005-07-07 | 주식회사 하이닉스반도체 | 트렌치의폭이다른반도체소자의트렌치형소자분리막형성방법 |
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| KR20010058498A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
| US7294556B2 (en) | 2003-07-07 | 2007-11-13 | Micron Technology, Inc. | Method of forming trench isolation in the fabrication of integrated circuitry |
| US7125815B2 (en) | 2003-07-07 | 2006-10-24 | Micron Technology, Inc. | Methods of forming a phosphorous doped silicon dioxide comprising layer |
| US7361614B2 (en) | 2003-09-05 | 2008-04-22 | Micron Technology, Inc. | Method of depositing a silicon dioxide comprising layer in the fabrication of integrated circuitry |
| US7157385B2 (en) | 2003-09-05 | 2007-01-02 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
| US7429541B2 (en) | 2003-09-05 | 2008-09-30 | Micron Technology, Inc. | Method of forming trench isolation in the fabrication of integrated circuitry |
| US7250378B2 (en) | 2003-09-05 | 2007-07-31 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
| US7250380B2 (en) | 2003-09-05 | 2007-07-31 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
| US7053010B2 (en) | 2004-03-22 | 2006-05-30 | Micron Technology, Inc. | Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells |
| US7364981B2 (en) | 2004-08-31 | 2008-04-29 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| US7368366B2 (en) | 2004-08-31 | 2008-05-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| US7368800B2 (en) | 2004-08-31 | 2008-05-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| US7235459B2 (en) | 2004-08-31 | 2007-06-26 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| US7217634B2 (en) | 2005-02-17 | 2007-05-15 | Micron Technology, Inc. | Methods of forming integrated circuitry |
| US7510966B2 (en) | 2005-03-07 | 2009-03-31 | Micron Technology, Inc. | Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines |
| US8012847B2 (en) | 2005-04-01 | 2011-09-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry |
| KR100746223B1 (ko) * | 2005-09-09 | 2007-08-03 | 삼성전자주식회사 | 반도체소자의 트렌치 소자분리 방법 |
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| Publication number | Publication date |
|---|---|
| JP3163719B2 (ja) | 2001-05-08 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |