KR20010030004A - 반도체 장치의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 기판 위에 실리콘 질화막을 형성하고, 실리콘 질화막 위에 CVD 실리콘 산화막을 형성하는 단계, 레지스트 마스크를 사용하여 실리콘 질화막과 CVD 실리콘 산화막을 패터닝하는 단계, 레지스트 마스크를 박리한 후에 패턴된 실리콘 질화막과 패턴된 CVD 실리콘 산화막을 마스크로 사용하여 반도체 기판을 에칭함으로써 트렌치를 형성하는 단계, 및 절연 물질을 트렌치에 매립하고 스톱퍼로 실리콘 질화막을 사용하여 매립된 절연 물질을 평탄화하는 단계를 포함하는 반도체 장치의 제조 방법을 제공하는데, 상기 제조 방법은 CVD 실리콘 산화막을 형성하는 단계 이후와 반도체 기판을 에칭하는 단계 이전에 반도체 기판을 어닐링하는 단계를 포함한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 트렌치 소자 분리 영역을 형성하는 방법에 관한 것이다.

반도체 소자의 미세화와 고속화를 도모하기 위해서, 소자 분리의 간격을 좁게 할 필요가 있다. 종래, 소자 분리 영역을 형성하기 위한 방법으로는 LOCOS 방법이 일반적으로 사용되어 왔지만, 이 방법은 미세화의 요구에 십분 대응할 수 없다. LOCOS 방법을 대신할 방법으로, 최근 STI(Shallow Trench Isolation) 방법이 주목받고 있다.

종래의 STI 방법은 실리콘 기판 등의 반도체 기판 위에 막 패드 산화막 및 질화막을 적층하고, 포토리쏘그래피 기법으로 소자를 분리하기 위한 개구를 갖는 레지스트 마스크를 형성하고, 에칭 마스크로서 레지스트 마스크를 사용하여 질화막, 패드 산화막 및 반도체 기판을 이방성 에칭함으로써 트렌치를 형성하고, 레지스트 마스크를 제거한 후에 절연 물질을 전면에 퇴적하고, 질화막을 스톱퍼(stopper)로 사용하는 화학 기계 연마(Chemical Mechanical Polishing : CMP)법으로 반도체 기판을 연마하고 트렌치에 절연 물질을 매립함으로써 소자 분리를 형성하였다.

레지스트 마스크의 패턴이 소망 형태로 형성될 수 없는 경우에, 이 방법은 레지스트 마스크를 박리하고, 레지스트 마스크를 재형성(reconstruction)할 필요가 있다. 그러나, 이 방법은 레지스트 마스크 박리액으로 사용되는 산성액으로 질화막의 표면을 거칠게 함으로써 질화막 표면의 광학특성을 변화시키고, 재형성의 효율을 저하시키는 문제가 있다. 결국, 질화막 두께의 변화로 인한 정재파의 영향으로 소망 패턴이 형성되지 않는 경우가 있고, 재형성의 경우에 막 두께가 변동하는 것으로부터 패턴 형성이 곤란한 경우가 있다.

종래의 재형성에 있어서의 문제를 해결하기 위해서, 질화막 위에 실리콘 산화막을 적층하는 것이 제안되어 왔다. 도 5의 (a) 내지 도 5의 (d) 및 도 6의 (a) 내지 도 6의 (c)을 참조하여 종래의 기법을 설명한다.

도 5의 (a) 내지 도 5의 (d)는 종래의 방법으로 트렌치 소자 분리를 형성하는 단계를 묘사하는 단면도이다. 우선, 도 5의 (a)에 도시된 바와 같이 Si 기판 등의 반도체 기판위에 얇은 패드 산화막(2)을 열산화법 등으로 형성하고, 실리콘 질화막(3)을 LPCVD 방법 등에 의해 소망 두께로 형성한다. 또한, 실리콘 질화막(3) 위에 실리콘 산화막(4')을 LPCVD 방법 등에 의해 1000 내지 2000Å의 두께로 형성한다.

연속하여, 도 5의 (b)에 도시된 바와 같이, 레지스트를 도포하고 통상 포토리쏘 공정에 의해 소자 분리를 형성하는 부분을 개구하여 레지스트 마스크(5)를 형성하고, 이것을 마스크에 의해 산화막(4'), 질화막(3), 패드산화막(2) 순으로 드라이 에칭하여, Si 기판(1) 표면을 노출하는 개구(6)를 형성한다. 연속하여, 레지스트 마스크(5)가 박리되고, 상기 산화막(4')을 에칭 마스크로서 사용하여 Si 기판의 노광된 표면을 이방성 에칭, 특히 드라이 에칭하여 2000 내지 4000Å 정도의 트렌치(7)를 형성한다(도 5의 (c)).

Si 기판(1)의 에칭시에 산화막(4') 또한 동시에 에칭되고 얇아지기 때문에 산화막(4')은 상술한 바와 같은 두께로 형성될 필요가 있다.

에칭 잔류물이 레지스트 마스크 상에 축적되기 때문에 Si 기판을 에칭하기 전에 레지스트 마스크(5)는 박리된다.

즉, 산화막(4'), 질화막(3) 및 패드 산화막(2)의 에칭시에, 산화막 에칭 가스와 산화막간의 반응, 질화막 에칭 가스와 질화막간의 반응 및 이들 에칭 가스와 레지스트 물질간의 반응에 기인하여 에칭 잔류물(이후엔 "절연 물질로부터 파생되는 에칭 잔류물"로 간주)이 생성된다. 또한, Si기판이 에칭 마스크로서 레지스트 마스크(5)를 사용하여 에칭될 때, Si와 에칭 가스간의 반응에 의해 형성된 생성물과 동일한 에칭 잔류물(이후, "Si로부터 파생되는 잔류물"로 간주)이 형성된다.

이들 에칭 잔류물은 산화막이 실질적으로 트렌치로 매립되기 이전에 제거되어야만 한다. 절연 물질로부터 유래한 잔류물은 산성액, 예를 들어, 레지스트 박리액, O₂플라즈마 처리와 같은 처리로 제거될 수 있는 반면에 Si로부터 유래하는 잔류물은 제거되기 어렵다.

한편, 단지 산성액 처리만으로는 절연 물질로부터 유래하는 잔류물을 제거하기 어렵고 모든 에칭 잔류물은 동시에 제거될 수 없다. 따라서, 본 발명에 의한 방법은 절연 물질로부터 유래하는 잔류물을 제거하기 위하여 Si 기판을 에칭하기 이전에 레지스트 마스크(5)를 박리하는 것이고, 그 다음에 에칭 마스크로서 산화막(4')을 사용하여 Si 기판을 에칭하고나서 Si 기판으로부터 에칭 잔류물을 제거한다.

이 단계 다음에, 산화막은 형성된 트렌치(7)에 매립된다. 실리콘 기판이 트렌치를 형성하기 위해 실행되었던 이방성 에칭에 의해 손상을 입기 때문에, 이 단계에서 열산화막(8)을 형성하여 손상을 복구한다(도 5의 (d)).

연속하여, 두꺼운 CVD 산화막(9)은 HDPCVD(High Density Plasma Chemical Vapor Deposition)법과 같은 CVD법에 의해 전면에 증착되고(도 6의 (a)) CVD 산화막(9)은 스톱퍼로 질화막(3)을 사용하는 화학 기계 연마(CMP)법에 의해 연마된다. 결국, 도 6의 (c)에 도시된 바와 같이, 질화막(3)은 가열된 인산으로 제거되고 패드 산화막(2)은 불산계용액으로 제거되어 트렌치 소자 분리를 형성한다.

상술한 바와 같이, 질화막(3)위에 형성된 산화막(4')은 Si 기판(1)을 에칭할 때 얇아지기 때문에, 산화막(4')은 두껍게 형성할 필요가 있다. 도 7에 도시된 바와 같이, 산화막(4')의 두께가 얇아지고, Si 기판 에칭시에 산화막(4')도 에칭되어 소실하고(4"), 질화막(3)이 노출된다. 질화막(3)이 노출된 상태로 트렌치 에칭을 연속하면, 트렌치 하부에 에칭가스와 질화막간의 반응 생성물에 의한 주상의 잔류물(12)과 같은 폴이 형성될 것이다. 이러한 잔류물의 생성이 소망한 형태로 트렌치를 형성할 수 없게 만드는 문제가 되기 때문에, 이러한 잔류물이 생성되는 것을 방지하는데 충분히 두꺼운 산화막(4')이 형성된다.

그러나, 두꺼운 산화막(4)을 에칭하여 개구가 형성되었을 때, 개구의 폭 변동이 막 두께에 비례하여 커지는 문제가 있다. 반도체 장치가 더욱 더 미세하게 구성되는 현재의 환경하에서, 개구폭에 대해 허용 가능한 변동 폭을 좁게 만드는 경향이 있고 이러한 두꺼운 산화막은 개구 폭의 좁은 변동 범위에 대응하지 않을 것이다.

본 발명의 목적은 종래에 질화막위에 두껍게 형성되어야 했던 산화막을 얇게하는 미세한 반도체 장치에 대한 요구를 충족시키는 것이다.

본 발명에 의한 반도체 장치의 제조 방법은 종래의 방법에 의해 질화막 위에 형성된 CVD 산화막을 어닐링하여 CVD 산화막을 조밀하게 만드는 단계를 포함한다. 결국, 조밀한 산화막은 깊게 에칭되고 실리콘 기판과 같은 반도체 기판을 에칭하는 단계에서 매우 얇아진다. 즉, CVD 산화막을 조밀하게 하는 본 발명에 의한 제조 방법은 종래의 질화막 위에 두꺼운 산화막을 형성해야 하는 필요성을 제거하고 개구폭이 변하는 것을 방지한다.

즉, 본 발명에 의한 반도체 장치의 제조 방법은 반도체 기판위에 실리콘 질화막을 형성하고 실리콘 질화막위에 CVD 실리콘 산화막을 형성하는 단계, 실리콘 질화막과 레지스트 마스크가 있는 CVD 실리콘 산화막을 패터닝하는 단계, 레지스트 마스크를 박리한 후에 에칭 마스크로 패턴된 실리콘 질화막과 패턴된 CVD 실리콘 산화막을 사용하여 반도체 기판을 에칭하여 트렌치를 형성하는 단계, 및 절연 물질은 트렌치에 매립하고 스톱퍼로 실리콘 질화막을 사용하여 매립된 절연 물질을 평탄화하는 단계를 포함하는데 있어서, CVD 실리콘 산화막을 형성하는 단계 이후와 반도체 기판을 에칭하는 단계 이전에 반도체 기판을 어닐링 하는 단계를 더 포함한다.

도 1의 (a) 내지 도 1의(d)는 본 발명의 제1실시예에 의한 반도체 장치를 제조하는 단계를 도시한 단면도.

도 2의 (a) 내지 도 2의 (c)는 본 발명의 제1실시예에 의한 반도체 장치를 제조하는 단계를 도시한 단면도.

도 3의 (a) 내지 도 3의 (d)는 본 발명의 제2실시예에 의한 반도체 장치를 제조하는 단계를 도시한 단면도.

도 4의 (a) 내지 도 4의 (c)는 본 발명의 제2실시예에 의한 반도체 장치를 제조하는 단계를 도시한 단면도.

도 5의 (a) 내지 도 5의 (d)는 종래 기술에 의한 반도체 장치를 제조하는 단계를 도시한 단면도.

도 6의 (a) 내지 도 6의 (d)는 종래 기술에 의한 반도체 장치를 제조하는 단계를 도시하는 단면도.

도 7은 종래 기술의 문제를 설명하는 개념도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : Si 기판

2 : 패드 산화막

3 : 질화막

4 : 산화막

5 : 레지스트 마스크

6 : 개구

7 : 트렌치

8 : 열산화막

9 : CVD 산화막

10 : SiON막

본 발명의 제1실시예는 첨부하는 도면을 참조하여 설명할 것이다. 도 1 및 도 2는 본 발명의 제1실시예의 반도체 장치를 제조하는 방법을 도시하는 단면도이다.

우선, 200Å 정도의 두께의 패드 산화막(2)은 H₂-O₂분위기의 900℃에서 열로 Si 기판을 산화시킴으로써 형성되고 1500Å 정도의 두께의 실리콘 질화(Si₃N₄)막(3)은 700에서 800℃ 정도의 온도 범위내에서 원료 가스로서 실란 및 암모니아를 사용하는 LPCVD 방법으로 패드 산화막(2)위에 형성된다. 또한, 500Å 정도의 두께의 CVD 실리콘 산화(SiO₂)막은 650에서 700℃의 온도 범위내에서 원료로 TEOS를 사용하는 LPCVD 방법으로 형성된다.

표면 위에 형성된 CVD 실리콘 산화막은 H₂-O₂분위기에서 900℃에서 30분동안 어닐링함으로써 밀도를 높이고, 패드 산화막(2), 실리콘 질화막(3) 및 CVD 실리콘 산화막이 Si 기판위에 형성된다.

상기 어닐링 처리는 제1실시예에서와 같이 레지스트의 도포 이전에뿐만 아니라 반도체 기판 위의 절연막을 패터닝하여 실행될 수도 있다.

어닐링 처리는 불활성 가스 분위기 또는 산화 분위기내에서 실행될 수 있고 산화 분위기 또는 특히 레지스트를 도포하기 이전에 H₂-O₂분위기내에서 실행될때 높은 효과가 있다. 한편, 절연막을 패터닝한 이후에, 어닐링 처리는 반도체 기판의 노출된 표면이 산화되는 것을 방지하기 위해 불활성 가스 분위기내에서 실행된다.

CVD 실리콘 산화막이 반도체 기판을 에칭하는 단계에서 깊게 에칭되도록 어닐링 처리는 CVD 실리콘 산화막을 조밀하게 하고 반도체 기판에 대한 CVD 실리콘 산화막의 에칭 선택비를 높임으로써, 종래의 CVD 산화막보다 CVD 실리콘 산화막이 더 두껍게 형성되도록 한다.

즉, 2000 내지 4000Å 정도의 트렌치를 형성하기 위하여, 종래의 CVD 산화막은 1000 내지 2000Å 정도의 두께여야 했던 반면에 본 발명의 CVD 실리콘 산화막은 1000Å 미만의 두께여도 된다. 하한은 형성된 트렌치의 깊이에 대해 독립적으로 변화할 수 있기 때문에 막 두께의 하한이 무조건적으로 정의될 수 없을 지라도, 막평탄성과 반도체 기판에 대한 에칭 선택비의 관점으로부터 200Å 이상의 레벨에서 하한을 정의할 필요가 있다.

어닐링 온도로서 선택가능한 것은 CVD 실리콘 산화막을 형성하기 위하여 사용되는, 예를 들어, TEOS를 사용하는 LPCVD 방법으로 CVD 실리콘 산화막을 형성하기 위하여 사용되는 650 내지 700℃의 온도 또는 O₃/TEOS를 사용하는 CVD 방법으로 CVD 실리콘 산화막을 형성하기 위하여 사용되는 400℃ 정도의 온도이지만, CVD 실리콘 산화막은 CVD 실리콘 산화막을 형성하기 위하여 사용되는 온도보다 높은 어닐링 온도에서도 마찬가지로 조밀해질 수 있다. 700℃ 이상의 어닐링 온도를 선택하는 것이 바람직하다. 보다 높은 어닐링 온도가 보다 높은 효과가 있지만, 실리콘 산화막의 연화 온도보다 높은 어닐링 온도는 피하고 1200℃까지 어닐링 온도를 선택할 필요가 있다.

조밀한 산화막은 다음에 설명하는 산화막(4)으로 간주될 것이다.

연속하여, 레지스트가 산화막(4)에 도포되고, 레지스트 마스크(5)로서 포토리쏘 공정에 의해 소정의 패턴이 형성되고, 개구(6)는 에칭 마스크로서 레지스트 마스크(5)를 사용하는 산화막(4), 실리콘 질화막(3) 및 패드 산화막(2)을 이방성 드라이 에칭함으로써 형성한다.

O₂플라즈마로 반도체 기판을 애싱하고 레지스트 마스크(5)의 에칭 잔류물과 레지스트 박리액을 사용하여 개구(6)의 내벽을 제거한 후에, 트렌치(7)는 마스크로서 산화막(4)을 사용하여 개구(6)내에 노출된 Si 기판(1)을 드라이 에칭함으로써 형성된다(도 1의 (c)). 트렌치는 제1실시예에서 2500Å의 깊이로 형성된다.

연속하여, 400Å 정도의 두께의 열산화막(8)은 1100℃ N₂-O₂분위기내에서 Si 기판을 열로 산화시킴으로써 트렌치의 내벽위에 형성된다(도 1의 (d)).

도 2의 (a)에 도시된 바와 같이 형성된 트렌치에 산화막을 매립하기 위하여, 5500Å 정도의 두께의 CVD 산화막(9)은 우선 HDCVD 방법으로 전체 표면상에 형성된다. 연속하여, CMP 스톱퍼로 실리콘 질화막(3)을 사용하는 CMP 방법으로 CVD 산화막(9) 및 산화막(4)을 연마함으로써 도 2의 (b)에 도시된 구조를 얻는다. 또한, 도 2의 (c)에 도시된 트렌치 소자 분리는 가열된 인산으로 실리콘 질화막(3)을 제거하고 불산계용액으로 패드 산화막(2)을 제거함으로써 형성된다. 종래에 공지된 실리콘 산화막 또는 다중실리콘은 반도체 기판의 하부에 형성된 트렌치내에 매립하는 절연 물질로 사용할 수 있다.

소자가 미세하게 구성됨에 따라, 트렌치 패턴을 형성하는 단계에서, 트렌치를 더 좁게 형성하고 KrF와 같은 엑시머 레이저를 사용하여 단파의 레이저에 노출시킬 필요가 있다. 미세 패턴은 그러한 단파 광선에 트렌치를 노출시킴으로써 형성되고 비반사막으로서 SiON막 등을 사용하는 것이 제안될 때, 질화막으로부터의 반사가 질화막에 의해 거의 반사되지 않는 i-선에 트렌치를 노출시키는 단계에서 문제되지 않더라도, 질화막으로부터 반사된 광선은 소망했던대로 패턴을 형성할 수 없게 만든다.

실리콘 질화막과 표면위에 놓이는 산화막간에 SiON막을 삽입하는 단계를 부가함으로써, 본 발명에 의한 제조 방법은 더욱 미세한 반도체 장치의 요구에 부응할 수 있는 방법으로 형성되고 그러한 제조 방법은 하기의 제2실시예에서와 같이 설명될 것이다. SiON막이 비반사 막으로서의 기능을 할 수 있도록 광학적 두께를 가질지라도, 너무 두꺼운 SiON막은 에칭이 복잡해지기 때문에, 1000Å 정도의 상부 한계내의 두께를 가져야만 한다.

제2실시예는 KrF 엑시머 레이저에 의해 미세 트렌치 패턴이 형성되는 경우를 예로서 설명한다. 도 3 및 도 4는 제2실시예에 관련한 반도체 장치의 제조 방법의 단계를 도시하는 단면도이다.

우선, 제1실시예와 동일한 Si 기판(1)의 표면에 열산화에 의한 패드 산화막(2) 및 실리콘 질화막(3)을 형성한다. 이들 산화막 위에, 실란, 일산화 질소 및 질소 가스를 사용하는 플라즈마 CVD에 의해 400℃에서 350Å 정도의 두께의 SiON막(10)을 성막한다. SiON막위에, 제1실시예와 동일한 형태로 CVD 산화막을 성막하고, 어닐링 처리를 행하여 CVD 산화막을 조밀하게하여 산화막(4)도 형성한다(도 3의 (a)).

이후, KrF 엑시머 레이저의 파장에 감광성을 갖는 화학증폭형 레지스트를 도포하고, KrF 엑시머 레이저를 사용하는 포토리쏘 공정에 의해 미세한 트렌치 패턴을 갖는 레지스트 마스크(5)를 형성하고, 레지스트 마스크(5)를 사용하여 산화막(4), SiON막(10), 실리콘 질화막(3) 및 패드 산화막(2)을 순차 드라이 에칭하고, 개구(6)를 형성한다(도 3의 (b)).

O₂플라즈마에 의해 애싱을 하고 레지스트 박리액을 사용하여 레지스터 마스크(5) 및 개구(6)의 내벽을 제거한 후, 산화막(4)을 에칭 마스크로서 개구(6)에 노출된 Si 기판(1)을 드라이 에칭하여 트렌치(7)를 형성한다. 제2실시예에서 트렌치 2500Å을 형성하였다.

연속하여, N₂-O₂분위기하에, 1100℃에서 열산화하여, 트렌치 내벽에 400Å 정도의 열산화막(8)을 형성하였다(도 3의 (d)).

이것에 의해 형성된 트렌치 내부에 산화막을 매립하기 위하여, 우선, 도 4의 (a)에 도시된 바와 같이 전면에 HDCVD법을 사용하여 5500Å 정도의 두께의 CVD 산화막(9)을 성막하였다. 연속하여, 질화막(3)을 CMP 스톱퍼로서 CVD 산화막(9) 및 산화막(4)을 CMP 방법에 의해 연마하고, 도 4의 (b)에 도시된 구조를 획득하였다. 질화막(3)을 가열된 인산으로 제거하고 패드 산화막(2)을 불산계용액으로 제거함으로써, 도 4의 (c)에 도시된 트렌치 소자 분리가 형성되었다.

상술한 바와 같이, 본 발명은 트렌치를 형성하기 위하여 하드 마스크로서 사용된 질화막위에 실리콘 산화막을 박리함으로써 개구폭이 변화하는 것을 방지한다. 따라서, 본 발명은 반도체 장치의 미세 구조에 대한 요구를 충족시키는 효과가 있다.

본 발명이 구체적인 실시예를 참조하여 기술되었지만, 이 설명은 제한된 의미로 해석되어야 한다는 것을 의미하지 않는다. 개시된 실시예들의 다양한 변형은 본 발명의 설명을 참조하여 기술 분야에 능숙한 사람에게는 명백할 것이다. 그러므로 본 발명의 진정한 의미를 벗어나지 않는 범주에서 첨부된 특허청구범위의 어떤 변형 또는 실시예도 커버할 수 있을 것이다.

Claims (8)

1. 반도체 장치의 제조 방법에 있어서,

   반도체 기판 상에 실리콘 산화막을 형성하고 상기 실리콘 질화막 상에 CVD 실리콘 산화막을 형성하는 단계;

   레지스트 마스크로 상기 실리콘 질화막 및 상기 CVD 실리콘 산화막을 패터닝하는 단계;

   상기 레지스트 마스크를 박리한 후에 상기 패턴된 실리콘 질화막 및 상기 패턴된 CVD 실리콘 산화막을 사용하여 상기 반도체 기판을 에칭함으로써 트렌치를 형성하는 단계; 및

   절연 물질을 상기 트렌치에 매립하고 스톱퍼로서 상기 실리콘 질화막을 사용하여 상기 매립된 절연 물질을 평탄화 하는 단계를 포함하고,

   상기 CVD 실리콘 산화막을 형성하는 단계 이후와 상기 반도체 기판을 에칭하는 단계 이전에 상기 반도체 기판의 어닐링 처리를 하는 단계를 포함하는 반도체 장치의 제조 방법.
2. 제1항에 있어서,

   상기 어닐링 처리는 레지스트를 도포하기 이전에 산화 분위기에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
3. 제1항에 있어서,

   상기 어닐링 처리는 상기 실리콘 질화막 및 상기 CVD 실리콘 산화막을 패터닝한 후에 불활성 가스 분위기에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 제1항에 있어서,

   상기 CVD 실리콘 산화막 두께가 200Å 이상 1000Å미만인 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 제1항에 있어서,

   상기 어닐링 처리는 상기 CVD 실리콘 산화막 성막시의 온도보다 높은 온도에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
6. 제5항에 있어서,

   상기 어닐링 처리는 700 내지 1200℃의 온도 범위내에서 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 제1항에 있어서,

   상기 실리콘 질화막과 상기 CVD 실리콘 산화막간에 SiON막이 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
8. 제7항에 있어서,

   상기 SiON막 두께가 1000Å 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.