CN114256348A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中半导体器件包括：衬底；鳍部，位于衬底上，包括连接区、第一器件区和第二器件区，第一器件区和第二器件区分别位于连接区的两侧；开口，位于连接区鳍部内；扩散离子，位于开口的底部和侧壁内；介质层，位于开口内，且顶部表面低于开口的顶部表面；栅极结构，横跨第一器件区鳍部，且位于部分开口内的所述介质层的顶部上；一方面，利用在开口的底部和侧壁内具有扩散离子，降低开口处的电阻；另外一方面，由于在连接区形成开口，增加第一器件区和第二器件区在连接区的协调度，使得在形成栅极结构的过程中，保证第一器件区和第二器件区在连接区形成栅极结构具有较好的质量。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度和更高性能的方向发展。
LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)是一种双扩散结构的功率器件。这项技术是通过对衬底进行两次离子注入，一次注入浓度较大的砷(As)，另一次注入浓度较小的硼(B)。注入之后再进行一个高温退火过程，由于硼扩散比砷快，所以在栅极边界下会沿着横向扩散更远，形成一个有浓度梯度的沟道，它的沟道长度由这两次横向扩散的距离之差决定。为了增加击穿电压，在源区和漏区之间有一个漂移区。
LDMOS中的漂移区是该类器件设计的关键，漂移区的杂质浓度比较低，因此，当LDMOS接高压时，漂移区由于是高阻，能够承受更高的电压。此外，LDMOS具有增益高、可靠性好的特点，且能够与CMOS具有很好的工艺兼容性，因此，LDMOS正被广泛应用。
然而，现有的LDMOS的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，能够有效提升最终形成的LDMOS半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件，包括：衬底；鳍部，位于所述衬底上，包括连接区、第一器件区和第二器件区，所述第一器件区和所述第二器件区分别位于所述连接区的两侧；开口，位于所述连接区鳍部内；扩散离子，位于所述开口的底部和侧壁内；介质层，位于所述开口内，且顶部表面低于所述开口的顶部表面；栅极结构，横跨所述第一器件区鳍部，且位于部分所述开口内的所述介质层的顶部上。
可选的，所述开口的深宽比为15～20。
可选的，还包括：扩散层，所述扩散层位于所述开口的底部和侧壁上，所述介质层位于扩散层上，所述扩散层内具有所述扩散离子。
可选的，所述扩散层的厚度为
可选的，所述扩散离子为硼离子或磷离子。
可选的，所述硼离子的浓度为1.0E20atom/cm3～1.0E22atom/cm3。
可选的，所述磷离子的浓度为1.0E20atom/cm3～1.0E22atom/cm3。
可选的，所述扩散层的材料为氧化硅或碳氧化硅。
可选的，所述介质层的厚度为
相应的，本发明还提供一种半导体器件的形成方法，包括：提供衬底，所述衬底上具有鳍部，所述鳍部包括连接区和位于所述连接区两侧的第一器件区和第二器件区；刻蚀所述连接区鳍部，在所述连接区鳍部内形成开口；在所述开口的侧壁和底部内掺杂扩散离子；在所述开口内形成介质层，所述介质层的顶部低于所述开口的顶部；形成横跨所述第一器件区鳍部的栅极结构，所述栅极结构还位于部分所述开口内的所述介质层的顶部上。
可选的，所述开口的深宽比为15～20。
可选的，在所述开口的侧壁和底部内掺杂扩散离子的步骤包括：在所述鳍部上、在所述开口的底部和侧壁上形成初始扩散层，所述初始扩散层内具有扩散离子；在所述初始扩散层上形成初始介质层材料层，所述初始介质层材料层填充满所述开口；对所述初始扩散层进行热处理，在所述开口的侧壁和底部内掺杂扩散离子。
可选的，在刻蚀所述连接区鳍部，在所述连接区鳍部内形成开口之前，还包括：在所述鳍部的表面形成氧化层，在所述氧化层上形成刻蚀停止层。
可选的，在对所述初始扩散层进行热处理，在所述开口的侧壁和底部内掺杂扩散离子之后，还包括：平坦化所述初始介质层材料层以及所述初始扩散层，至暴露出所述刻蚀停止层的表面，在所述开口的底部和侧壁形成扩散层，在所述扩散层上形成初始介质层，所述初始介质层填充满所述开口。
可选的，所述扩散层的厚度为
可选的，所述扩散层的材料为氧化硅或碳氧化硅。
可选的，所述热处理的温度为950℃～1100℃、时间为0.5h～2h。
可选的，所述扩散层的材料为氧化硅或碳氧化硅。
可选的，形成所述初始扩散层的工艺为化学气相沉积工艺或原子层沉积工艺。
可选的，所述扩散离子为硼离子或磷离子。
可选的，所述硼离子的浓度为1.0E20atom/cm3～1.0E22atom/cm3。
可选的，所述磷离子的浓度为1.0E20atom/cm3～1.0E22atom/cm3。
可选的，在所述开口内形成介质层，所述介质层的顶部低于所述开口的顶部的步骤包括：刻蚀去除部分厚度的所述初始介质层，顶部表面低于所述开口的顶部表面，形成所述介质层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体器件中，一方面，利用在连接区的鳍部内形成开口，在开口的底部和侧壁内具有扩散离子，扩散离子在开口的底部和侧壁内提升开口的底部和侧壁内的可流动电子的浓度，从而降低开口处的电阻，保证第一器件区和第二器件区在连接区具有性能可调性，以保证设计的半导体器件能够同时适用低频和高频的应用；另外一方面，由于在第一器件区和第二器件区的连接区形成开口，增加第一器件区和第二器件区在连接区的协调度，使得在形成栅极结构的过程中，连接区的开口可以作为栅极结构在第一器件区和第二器件区之间的过渡区，保证第一器件区和第二器件区在连接区形成栅极结构具有较好的质量。
本发明的形成方法中，在衬底上形成鳍部，鳍部包括连接区和位于连接区两侧第一器件区和第二器件区，刻蚀连接区鳍部，在连接区鳍部内形成开口，在开口的侧壁和底部内掺杂扩散离子，增加开口底部和侧壁内的流动电子浓度，从而保证在开口处形成低电阻，一方面保证第一器件区和第二器件区在连接区具有性能可调性，以保证设计的半导体器件能够同时适用低频和高频的应用；另外一方面，连接区的开口可以作为栅极结构在第一器件区和第二器件区之间的过渡区，保证第一器件区和第二器件区在连接区形成栅极结构具有较好的质量，从而保证最终形成的半导体器件的质量。
附图说明
图1是一实施例中半导体器件的结构示意图；
图2至图10是本发明一实施例的一种半导体器件的形成过程的结构示意图。
具体实施方式
现有技术中的LDMOS电学性能仍有待提升。以下将结合附图进行具体说明。
图1是一实施例中半导体器件的结构示意图。
请参考图1，半导体器件器件包括衬底100和位于衬底100上的鳍部101，其中鳍部101包括第一器件区鳍部102和第二器件区鳍部103，其中第一器件区用于形成LDMOS栅极结构和源区，作为沟道区，第二器件区用于形成LDMOS的漏区，作为漂移区；横跨所述第一器件区的鳍部102的栅极结构104，所述栅极结构包括位于所述第一器件区的鳍部102部分侧壁和顶部表面的栅介质层和位于所述栅极介质层上的栅电极层；侧墙105，位于所述栅极结构104的侧壁；介质层106，位于所述第二器件区的鳍部103上，顶部表面与所述侧墙105的顶部表面齐平；源掺杂层107，位于第一器件区鳍部102内；漏掺杂层108，位于第二器件区鳍部103内。
发明人发现在上述实施例中，参考图1虚圆圈处，在所述第一器件区和所述第二器件连接处的栅极结构形成质量差，所述鳍部与衬底之间形成锯齿形拐角结构，在栅极结构的形成过程中，产生残留物相关的各种问题缺陷，从而降低栅极结构的形成质量，导致最终的半导体器件的性能得到降低。
发明人经研究发现，在第一器件区的鳍部和第二器件区的鳍部的连接处鳍部内形成开口，在开口的侧壁和底部上形成扩散层，其中扩散层中具有扩散离子，对扩散层进行热处理，使得扩散层中的扩散离子向开口的底部和侧壁内扩散，增加开口底部和侧壁内的流动电子浓度，从而保证在开口处形成低电阻，一方面保证第一器件区和第二器件区在连接区具有性能可调性，以保证设计的半导体器件能够同时适用低频和高频的应用；另外一方面，连接区的开口可以作为栅极结构在第一器件区和第二器件区之间的过渡区，保证第一器件区和第二器件区在连接区形成栅极结构具有较好的质量，从而保证最终形成的半导体器件的质量。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明具体的实施例做详细地说明。
图2至图10是本发明一实施例的一种半导体器件的形成过程的结构示意图。
请参考图2和图3，提供衬底200，所述衬底200上具有鳍部201，所述鳍部201连接区III和位于所述连接区III两侧的第一器件区I和第二器件区II。
图2是图3的俯视图，图3是图2在剖线A-A的剖面图。
在本实施例中，所述第一器件区I作为沟道区，用于形成LDMOS的栅极结构和源区；第二器件区II作为漂移区，用于形成LDMOS的漏区。
在本实施例中，在所述衬底200上形成所述鳍部201的步骤包括：提供初始衬底，对所述初始衬底进行图形化，形成衬底200和位于所述衬底200上的鳍部201。
在其他实施例中，所述衬底200上还可不形成有所述鳍部201。
在本实施例中，所述衬底200采用的材料为单晶硅。
在其他实施例中，所述衬底200还可以为多晶硅或非晶硅。所述衬底200的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(SOI)、绝缘体上锗(GOI)等半导体材料。
在本实施例中，形成所述鳍部201之后，在所述第二器件区II鳍部内进行离子注入，形成漂移区。
在本实施例中，当所述衬底200用于形成P型LDMOS时，形成所述漂移区注入的离子类型为P型离子；当所述衬底200用于形成N型LDMOS时，形成所述漂移区注入的离子类型为N型离子。
在本实施例中，形成所述漂移区之后，在所述第一器件区I鳍部内形成浅沟槽隔离结构204。
在本实施例中，在形成所述浅沟槽隔离结构204之前，还包括在所述鳍部201的表面形成氧化层202(前置氧化层)，在所述氧化层202上生长刻蚀停止层203，所述氧化层202用于缓解后续形成的刻蚀停止层203对所述鳍部201的应力；所述刻蚀停止层203作为所述浅沟槽隔离结构204在平坦化过程中的停止层，也是后续平坦化初始介质层材料层的停止层，同时也是第一器件离子注入的阻挡层。
在本实施例中，形成所述浅沟槽隔离结构204的步骤包括：在所述第一器件区鳍部内形成浅沟槽开口，利用HDP CVD在所述浅沟槽开口内淀积氧化硅，利用CMP去除多余的氧化硅，进行平坦化至暴露出所述刻蚀停止层203，在所述第一器件区鳍部内形成所述浅沟槽隔离结构204。
请参考图4，刻蚀所述连接区III鳍部，在所述连接区III鳍部内形成开口206。
在本实施例中，所述开口206的深宽比为15～20，当所述开口206的深宽比小于15时，此时形成的所述开口206的宽度较大，那么需要占用的所述连接区III鳍部的宽度也就越大，相对应的，第一器件区I鳍部和第二器件区II鳍部的宽度就减少，从而不利于在第一器件区I鳍部和第二器件区II鳍部上形成器件；当所述开口206的深宽比大于20时，此时形成的所述开口206的深度较深，一方面受到工艺的限制，不利用形成质量好的开口，另外一方面当所述开口206形成的太深，在所述开口206处的电阻就越大。
在本实施例中，形成所述开口206的步骤包括：在所述刻蚀停止层203上形成图形化层205，所述图形化层205具有图形开口；以所述图形化层205为掩膜，刻蚀所述连接区III鳍部上所述刻蚀停止层203、所述氧化层202及部分厚度的所述连接区III鳍部，在所述连接区III鳍部内形成所述开口206。
在本实施例中，所述图形化层205的材料为光刻胶。
在本实施例中，所述开口206的深度小于所述浅沟槽隔离结构204的深度，这样设置的目的在于：可以有效去除鳍部与所述第二器件区II的衬底形成锯齿形成拐角结构，进而避免栅极结构形成过程中可能产生残留物相关的各种缺陷问题。
在所述开口206的侧壁和底部内掺杂扩散离子，具体的过程请参考图5至图7。
请参考图5，在所述鳍部201上、在所述开口206的底部和侧壁上形成初始扩散层207，所述初始扩散层207内具有扩散离子。
在本实施例中，在形成所述初始扩散层207之前，去除所述图形化层205。
在本实施例中，所述初始扩散层207的材料为掺杂扩散离子的氧化硅。
在其他实施例中，所述初始扩散层207的材料还可为掺杂扩散离子的碳氧化硅。
在本实施例中，在所述浅沟槽隔离结构204的表面、所述刻蚀停止层203的表面、在所述开口206的底部和侧壁上形成所述初始扩散层207。
在本实施例中，形成所述初始扩散层207的工艺为原子层沉积工艺和离子掺杂工艺。
在其他实施例中，形成所述初始扩散层207的工艺还可为化学气相沉积工艺和热扩散工艺。
在本实施例中，先采用原子层沉积工艺形成所述初始扩散层的材料层，然后对所述初始扩散层的材料层进行离子掺杂形成所述初始扩散层207。
在本实施例中，采用原子层沉积工艺形成所述初始扩散层的材料层的原因在于：原子层沉积工艺具有很好的覆盖梯度，能够保证在所述开口的底部和侧壁上形成致密性高和均匀度好的所述初始扩散层的材料层。
在本实施例中，所述扩散离子为硼离子或磷离子；当形成N型LDMOS时，所述扩散离子为硼离子，所述硼离子的浓度为1.0E20atom/cm3～1.0E22atom/cm3；当形成P型LDMOS时，所述扩散离子为磷离子，所述磷离子的浓度为1.0E20atom/cm3～1.0E22atom/cm3。
在本实施例中，所述磷离子和所述硼离子的浓度都是指掺杂到所述初始扩散层的材料层内的所述磷离子和所述硼离子的浓度。
所述硼离子的浓度为1.0E20atom/cm3～1.0E22atom/cm3，当所述硼离子的浓度小于1.0E20atom/cm3时，此时所述硼离子的形成浓度小，没有足够的硼离子能够掺杂到所述开口206的底部和侧壁内，不能够起到降低所述开口206电阻的作用；当所述硼离子的浓度大于1.0E22atom/cm3，此时所述硼离子的浓度太大，导致后续会扩散到形成的栅极结构或其他部件内，影响其性能。
同理，所述磷离子的浓度为1.0E20atom/cm3～1.0E22atom/cm3，当所述磷离子的浓度小于1.0E20atom/cm3时，此时所述磷离子的形成浓度小，没有足够的磷离子能够掺杂到所述开口206的底部和侧壁内，不能够起到降低所述开口206电阻的作用；当所述磷离子的浓度大于1.0E22atom/cm3，此时所述磷离子的浓度太大，导致后续会扩散到形成的栅极结构或其他部件内，影响其性能。
在本实施例中，利用在所述初始扩散层207内具有掺杂离子，为后续在所述开口206的底部和侧壁内掺杂离子提供条件。
请参考图6，在所述初始扩散层207上形成初始介质层材料层208，所述初始介质层材料层208填充满所述开口206。
在本实施例中，所述初始介质层材料层208的形成方法为化学气相沉积工艺，具体的采用的气体为SiH2Cl2和NH3的混合气体，混合气体的流量为1500sccm～4000sccm，压强为1mtorr～10mtorr，温度为200摄氏度～600摄氏度，沉积次数为30次～100次。
在本实施例中，所述初始介质层材料层208采用氧化硅的材料；在其他实施例中，所述初始介质层材料层采用氮化硅或者碳化硅等材料。
在本实施例中，形成所述初始介质层材料层208的目的在于，可以有效的填充所述开口206，所述初始介质层材料层208与所述浅沟槽隔离结构204的材料尽可能相同或者性质相近，这样的好处后续回刻蚀所述初始介质层材料层208和部分厚度的所述浅沟槽隔离结构204，能够获得与浅沟槽隔离结构相同高度的介质层，露出等高的鳍部。
请参考图7，对所述初始扩散层207进行热处理，在所述开口206的侧壁和底部内掺杂扩散离子。
图中黑色小圈代表扩散离子，带有箭头的线表示热处理工艺。
在本实施例中，在热处理的作用下，扩散离子拥有的能量增大，促使所述初始扩散层207内的扩散离子能够扩散到所述开口206的底部和侧壁内，使得所述开口206底部和侧壁内的扩散离子浓度增大，这样所述开口206的底部和侧壁内的可流动的电子增多，电子数量增多，对应的使得所述开口206处具有的电阻得到降低，从而在后续形成栅极结构的过程中，使得第一器件区和第二器件区在连接区具有性能可调性，以保证设计的半导体器件能够同时适用低频和高频的应用；同时由于在第一器件区和第二器件区的连接区形成开口，增加第一器件区和第二器件区在连接区的协调度，使得在形成栅极结构的过程中，连接区的开口可以作为栅极结构在第一器件区和第二器件区之间的过渡区，保证第一器件区和第二器件区在连接区形成栅极结构具有较好的质量。
在本实施例中，所述热处理的温度为950℃～1100℃、时间为0.5h～2h。
请参考图8，平坦化所述初始介质层材料层208以及所述初始扩散层207，至暴露出所述刻蚀停止层203的表面，在所述开口206的底部和侧壁形成扩散层209，在所述扩散层209上形成初始介质层210，所述初始介质层210填充满所述开口206。
在本实施例中，所述扩散层209的厚度为
在所述开口206底部和侧壁上的所述扩散层209的厚度与在所述开口206底部和侧壁上的所述初始扩散层207的厚度相同。
在本实施例中，当所述扩散层209的厚度小于
时，此时形成的所述扩散层209的厚度太薄，所述扩散层209内能够掺杂的扩散离子较少，这样能够扩散到所述开口206的底部和侧壁内的扩散离子就越小，扩散离子少，不能起到减少所述开口206处的电阻作用；当所述扩散层209的厚度大于
时，此时形成的所述扩散层209的厚度太厚，由于所述扩散层209是掺杂扩散离子的氧化硅层或者碳化硅层，这些材料都是绝缘材料，这样所述扩散层209的厚度太厚，所述开口206底部和侧壁上利用扩散离子减少的电阻小于由于所述扩散层2095厚度增大而增加的电阻，从而不能起到减少所述开口206处电阻的作用。
请参考图9，刻蚀去除部分厚度的所述初始介质层210，顶部表面低于所述开口的顶部表面，形成所述介质层211。
在本实施例中，由于所述介质层211的存在，后续形成栅极结构时，所述介质层211能够提高栅极结构与所述开口206之间的形成质量，提高所述栅极结构在所述连接区鳍部处的形成质量。
在本实施例中，去除部分厚度的所述初始介质层210的过程中，同时去除所述刻蚀停止层203、所述氧化层202以及部分厚度的所述浅沟槽隔离结构204，暴露出所述鳍部201的顶部表面。
在本实施例中，去除部分厚度的所述初始介质层210的过程中，同时去除所述刻蚀停止层203、所述氧化层202以及部分厚度的所述浅沟槽隔离结构204，暴露出所述鳍部201的顶部表面的工艺为各向异性的干法刻蚀，所述干法刻蚀参数包括：采用的气体包括CF4气体和CHF3气体，CF4气体的流量为8sccm～500sccm，CHF3气体的流量为30sccm～200sccm，腔室压强为10mtorr～2000mtorr，源射频功率为100W～1300W，偏置电压为80V～500V，时间为4秒～500秒。
在本实施例中，所述介质层211的厚度为
当所述介质层211的厚度为小于
时，避免栅极结构刻蚀穿通并与所述浅沟槽隔离结构204发生短路；当所述介质层的厚度为大于
时，严重影响有效鳍部高度，降低器件性能。
请参考图10，形成横跨所述第一器件区鳍部的栅极结构212，所述栅极结构212还位于部分所述开口206内的所述介质层211的顶部上。
在本实施例中，形成所述栅极结构212的工艺为后栅工艺。
在本实施例中，还包括：在所述第一器件区I鳍部和所述第二器件区II鳍部上形成伪栅结构213。
在本实施例中，还包括：在在所述第一器件区I鳍部内形成源掺杂层214和在所述第二器件区II鳍部内形成漏掺杂层215。
所述栅极结构212为金属栅极结构，横跨部分所述第一器件区I鳍部，且位于部分所述开口206内的所述介质层211的顶部上。
相应的，本发明还提供一种半导体器件，包括：衬底200；鳍部201，位于所述衬底200上，包括连接区III、第一器件区I和第二器件区II，所述第一器件区I和所述第二器件区II分别位于所述连接区III的两侧；开口206，位于所述连接区III鳍部内；扩散离子，位于所述开口206的底部和侧壁内；介质层211，位于所述开口206内，且顶部表面低于所述开口206的顶部表面；栅极结构212，横跨所述第一器件区I鳍部，且位于部分所述开口206内的所述介质层211的顶部上。
在本实施例中，一方面，利用在连接区的鳍部内形成开口，在开口的底部和侧壁内具有扩散离子，扩散离子在开口的底部和侧壁内提升开口的底部和侧壁内的可流动电子的浓度，从而降低开口处的电阻，保证第一器件区和第二器件区在连接区具有性能可调性，以保证设计的半导体器件能够同时适用低频和高频的应用；另外一方面，由于在第一器件区和第二器件区的连接区形成开口，增加第一器件区和第二器件区在连接区的协调度，使得在形成栅极结构的过程中，连接区的开口可以作为栅极结构在第一器件区和第二器件区之间的过渡区，保证第一器件区和第二器件区在连接区形成栅极结构具有较好的质量。
所述开口206的深宽比为15～20。当所述开口206的深宽比小于15时，此时形成的所述开口206的宽度较大，那么需要占用的所述连接区III鳍部的宽度也就越大，相对应的，第一器件区I鳍部和第二器件区II鳍部的宽度就减少，从而不利于在第一器件区I鳍部和第二器件区II鳍部上形成器件；当所述开口206的深宽比大于20时，此时形成的所述开口206的深度较深，一方面受到工艺的限制，不利用形成质量好的开口，另外一方面当所述开口206形成的太深，在所述开口206处的电阻就越大。
还包括：扩散层209，所述扩散层209位于所述开口206的底部和侧壁上，所述介质层209位于扩散层209上，所述扩散层209内具有所述扩散离子。
所述扩散层的厚度为
当所述扩散层209的厚度小于
时，此时形成的所述扩散层209的厚度太薄，所述扩散层209内能够掺杂的扩散离子较少，这样能够扩散到所述开口206的底部和侧壁内的扩散离子就越小，扩散离子少，不能起到减少所述开口206处的电阻作用；当所述扩散层209的厚度大于
时，此时形成的所述扩散层209的厚度太厚，由于所述扩散层209是掺杂扩散离子的氧化硅层或者碳化硅层，这些材料都是绝缘材料，这样所述扩散层209的厚度太厚，所述开口206底部和侧壁上利用扩散离子减少的电阻小于由于所述扩散层209厚度增大而增加的电阻，从而不能起到减少所述开口206处电阻的作用。
所述扩散离子为硼离子或磷离子，所述硼离子的掺杂浓度为1.0E20atom/cm3～1.0E22atom/cm3；当所述硼离子的浓度小于1.0E20atom/cm3时，此时所述硼离子的形成浓度小，没有足够的硼离子能够掺杂到所述开口206的底部和侧壁内，不能够起到降低所述开口206电阻的作用；当所述硼离子的浓度大于1.0E22atom/cm3，此时所述硼离子的浓度太大，导致后续会扩散到形成的栅极结构或其他部件内，影响其性能。
所述磷离子的掺杂浓度为1.0E20atom/cm3～1.0E22atom/cm3；当所述磷离子的浓度小于1.0E20atom/cm3时，此时所述磷离子的形成浓度小，没有足够的磷离子能够掺杂到所述开口206的底部和侧壁内，不能够起到降低所述开口206电阻的作用；当所述磷离子的浓度大于1.0E22atom/cm3，此时所述磷离子的浓度太大，导致后续会扩散到形成的栅极结构或其他部件内，影响其性能。
所述扩散层的材料为氧化硅或碳氧化硅。
所述介质层211的厚度为
当所述介质层211的厚度为小于
时，避免栅极结构刻蚀穿通并与所述浅沟槽隔离结构204发生短路；当所述介质层的厚度为大于
时，严重影响有效鳍部高度，降低器件性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (23)
1.一种半导体器件，其特征在于，包括：
衬底；
鳍部，位于所述衬底上，包括连接区、第一器件区和第二器件区，所述第一器件区和所述第二器件区分别位于所述连接区的两侧；
开口，位于所述连接区鳍部内；
扩散离子，位于所述开口的底部和侧壁内；
介质层，位于所述开口内，且顶部表面低于所述开口的顶部表面；
栅极结构，横跨所述第一器件区鳍部，且位于部分所述开口内的所述介质层的顶部上。
2.如权利要求1所述的半导体器件，其特征在于，所述开口的深宽比为15～20。
3.如权利要求1所述的半导体器件，其特征在于，还包括：扩散层，所述扩散层位于所述开口的底部和侧壁上，所述介质层位于扩散层上，所述扩散层内具有所述扩散离子。
4.如权利要求3所述的半导体器件，其特征在于，所述扩散层的厚度为
5.如权利要求1所述的半导体器件，其特征在于，所述扩散离子为硼离子或磷离子。
6.如权利要求5所述的半导体器件，其特征在于，所述硼离子的浓度为1.0E20atom/cm3～1.0E22atom/cm3。
7.如权利要求5所述的半导体器件，其特征在于，所述磷离子的浓度为1.0E20atom/cm3～1.0E22atom/cm3。
8.如权利要求3所述的半导体器件，其特征在于，所述扩散层的材料为氧化硅或碳氧化硅。
9.如权利要求1所述的半导体器件，其特征在于，所述介质层的厚度为
10.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍部，所述鳍部包括连接区和位于所述连接区两侧的第一器件区和第二器件区；
刻蚀所述连接区鳍部，在所述连接区鳍部内形成开口；
在所述开口的侧壁和底部内掺杂扩散离子；
在所述开口内形成介质层，所述介质层的顶部低于所述开口的顶部；
形成横跨所述第一器件区鳍部的栅极结构，所述栅极结构还位于部分所述开口内的所述介质层的顶部上。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，所述开口的深宽比为15～20。
12.如权利要求10所述的半导体器件的形成方法，其特征在于，在所述开口的侧壁和底部内掺杂扩散离子的步骤包括：
在所述鳍部上、在所述开口的底部和侧壁上形成初始扩散层，所述初始扩散层内具有扩散离子；
在所述初始扩散层上形成初始介质层材料层，所述初始介质层材料层填充满所述开口；
对所述初始扩散层进行热处理，在所述开口的侧壁和底部内掺杂扩散离子。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，在刻蚀所述连接区鳍部，在所述连接区鳍部内形成开口之前，还包括：在所述鳍部的表面形成氧化层，在所述氧化层上形成刻蚀停止层。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，在对所述初始扩散层进行热处理，在所述开口的侧壁和底部内掺杂扩散离子之后，还包括：
平坦化所述初始介质层材料层以及所述初始扩散层，至暴露出所述刻蚀停止层的表面，在所述开口的底部和侧壁形成扩散层，在所述扩散层上形成初始介质层，所述初始介质层填充满所述开口。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，所述扩散层的厚度为
16.如权利要求14所述的半导体器件的形成方法，其特征在于，所述扩散层的材料为氧化硅或碳氧化硅。
17.如权利要求14所述的半导体器件的形成方法，其特征在于，所述热处理的温度为950℃～1100℃、时间为0.5h～2h。
18.如权利要求14所述的半导体器件的形成方法，其特征在于，所述扩散层的材料为氧化硅或碳氧化硅。
19.如权利要求12所述的半导体器件的形成方法，其特征在于，形成所述初始扩散层的工艺为化学气相沉积工艺或原子层沉积工艺。
20.如权利要求10所述的半导体器件的形成方法，其特征在于，所述扩散离子为硼离子或磷离子。
21.如权利要求20所述的半导体器件的形成方法，其特征在于，所述硼离子的浓度为1.0E20atom/cm3～1.0E22atom/cm3。
22.如权利要求20所述的半导体器件的形成方法，其特征在于，所述磷离子的浓度为1.0E20atom/cm3～1.0E22atom/cm3。
23.如权利要求14所述的半导体器件的形成方法，其特征在于，在所述开口内形成介质层，所述介质层的顶部低于所述开口的顶部的步骤包括：
刻蚀去除部分厚度的所述初始介质层，顶部表面低于所述开口的顶部表面，形成所述介质层。
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