KR20050024010A - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법 Download PDF

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최영현
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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 랜딩플러그 형성을 위한 CMP(Chemical Mechanical Polishing) 공정 후 발생하는 찌꺼기를 황산(H2SO4)과 과산화수소(H2O2)의 부피비를 2∼10 : 1로 하고, 온도를 90∼150℃로 조절한 혼합용액을 사용하여 세정함으로써 찌꺼기 결함의 제거효율을 향상시키고, 하부전극 콘택플러그의 상부에 비트라인을 형성시키는 공정을 생략함으로써 찌꺼기 결함에 의해 후속공정에서 발생하는 하부전극 콘택간의 브리지 현상을 가시화(可視化)하여 이를 실시간으로 검출할 수 있는 반도체소자의 제조방법을 개시한다.

Description

반도체소자 제조방법{Method for Manufacturing of Semiconductor Device}
본 발명은 반도체소자 제조방법에 관한 것으로, 더욱 상세하게는 랜딩플러그 형성을 위한 CMP(Chemical Mechanical Polishing) 공정 후 발생하는 찌꺼기 결함 (residue defect)의 제거효율을 향상시키고, 이러한 찌꺼기 결함에 의해 후속공정에서 발생하는 하부전극 콘택간의 브리지(bridge) 현상을 실시간으로 검출할 수 있는 반도체소자 제조방법에 관한 것이다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자 제조방법을 도시하는 단면도이다.
도 1a를 참조하면, 반도체기판(10) 상에 절연막(12)을 형성하고, 사진 및 식각 공정을 통해 상기 반도체기판(10)의 표면이 소정부분 노출되도록 상기 절연막 (12)을 선택적으로 제거하여 콘택홀(미도시)을 형성한다.
다음, 상기 콘택홀을 포함하는 반도체기판(10)의 전면에 폴리실리콘막(미도시)을 증착하고, 전면에 CMP 공정을 실시하여 상기 콘택홀의 내부에 랜딩 플러그 (14)를 형성한다.
다음, 상기 결과물을 황산(H2SO4)과 과산화수소(H2O2)의 부피비가 50 : 1이고, 그 온도가 90℃인 혼합용액으로 세정한다.
도 1b를 참조하면, 상기 랜딩 플러그(14)를 포함하는 결과물의 전면에 제 1 층간절연막(16)을 형성하고, 상기 제 1 층간절연막(16) 상에 비트라인용 금속막(미도시)을 증착한다.
다음, 사진 및 식각 공정을 통해 상기 비트라인용 금속막을 선택적으로 제거하여 일정한 간격을 갖는 복수개의 비트라인(18)을 형성한다.
도 1c를 참조하면, 상기 비트라인(18)을 포함하는 결과물의 전면에 제 2 층간절연막(20)을 형성한다.
다음, 상기 랜딩 플러그(14)의 표면이 소정부분 노출되도록 사진 및 식각 공정을 통해 상기 제 2 층간절연막(20) 및 제 1 층간절연막(16)을 선택적으로 제거하여 하부전극 콘택홀(22)을 형성한다.
도 1d를 참조하면, 상기 하부전극 콘택홀(22)을 포함하는 상기 결과물의 전면에 폴리실리콘막(미도시)을 증착하고, 전면에 CMP 공정을 실시하여 상기 하부전극 콘택홀(22)의 내부에 하부전극 콘택플러그(24)를 형성한다.
도 2는 종래기술에 따른 반도체소자 제조방법에 의해 발생하는 찌꺼기 결함(residue defect)을 도시하는 SEM 평면사진으로서, 상기 도 1a에서의 공정 수행 결과를 보여준다. 다시 말해, CMP 공정을 실시하여 랜딩 플러그(14)를 형성한 다음, 그 결과물을 황산(H2SO4)과 과산화수소(H2O2)의 부피비가 50 : 1이고, 그 온도가 90℃인 혼합용액으로 세정하였을 때에 세정되지 않고 남아 있는 찌꺼기가 결함("R"로 표시됨)으로 발생한 것을 도시한다.
랜딩 플러그(14)를 형성하기 위한 CMP 공정은 폴리실리콘, 산화물, CMP 반응부산물 및 연마제(abraisve) 등으로 구성되는 찌꺼기를 생성시키며, 이러한 유기 성분을 포함하는 찌꺼기는 CMP 장비를 혼용하여 사용하는 경우에는 더욱 악화된다.
상기 찌꺼기성 결함을 제거하기 위하여 통상적으로는 상기에서 언급한 바와 같은 황산(H2SO4)과 과산화수소(H2O2)의 부피비가 50 : 1이고, 그 온도가 90℃인 혼합용액을 사용하였는데, 그 결과 찌꺼기의 완벽한 제거가 불가능하였을 뿐만 아니라, 그 찌꺼기가 후속 층간절연막 증착 및 비트라인 형성공정에서 내재되어 있다가 후속 하부전극 콘택 형성을 위한 식각 및 세정공정에서 하부전극 콘택을 이어주는 공간을 제공하게 되어, 이후 하부전극 콘택플러그 증착공정에서 브리지를 유발시켰다.
도 3은 종래기술에 따른 반도체소자 제조방법에 의해 하부전극 콘택간에 발생하는 브리지(bridge)를 도시하는 단면사진으로서, 상기 랜딩 플러그(14)를 형성하기 위한 CMP 공정 후 발생하는 찌꺼기 결함에 의해 후속공정에서 하부전극 콘택간의 브리지("B"로 표시됨)가 발생한 것을 나타낸다.
상기 하부전극 콘택간의 브리지(B)는 패터닝이 완료된 상태에서 비트라인 (18)의 아랫부분에 생기기 때문에, 탑 뷰(top view) 형태의 검출방식으로는 검출이 불가능하였다. 또한 반도체소자 제조공정 중에는 검출이 불가능하여, 공정이 완료된 후 소자를 전기적으로 테스트하는 과정에서만 검출이 가능하였다.
그 결과, 공정이 완료된 후 발견되는 브리지 현상을 제어해야 했기 때문에 공정 시간이 길어지고 수율이 낮아지는 문제점이 있었다.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 랜딩플러그 형성을 위한 CMP 공정 후 발생하는 찌꺼기 결함의 제거효율을 향상시키기 위하여 황산(H2SO4)과 과산화수소(H2O2)의 배합비를 조절하여 세정공정을 수행하고, 이러한 찌꺼기 결함에 의해 후속공정에서 발생하는 하부전극 콘택간의 브리지 현상을 실시간으로 검출하기 위하여 하부전극 콘택플러그 상부에 비트라인을 형성하는 공정을 생략하는 것을 특징으로 하는 반도체소자 제조방법을 제공하는 것을 목적으로 한다.
상기한 바와 같이 랜딩플러그 형성을 위한 CMP 공정 후 발생하는 찌꺼기 결함의 제거효율을 향상시키기 위한 목적을 달성하기 위하여 본 발명에서는
(a) 반도체기판 상에 절연막을 형성하고, 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
(b) 상기 콘택홀의 내부에 랜딩 플러그를 형성하는 단계;
(c) 상기 결과물을 황산(H2SO4)과 과산화수소(H2O2)의 부피비가 2∼10 : 1이고, 그 온도가 90∼150℃인 혼합용액으로 세정하는 단계;
(d) 상기 랜딩 플러그를 포함하는 전면에 제 1 층간절연막을 형성하는 단계;
(e) 상기 제 1 층간절연막 상에 비트라인을 형성하는 단계;
(f) 상기 비트라인을 포함하는 전면에 제 2 층간절연막을 형성하는 단계;
(g) 상기 랜딩 플러그의 상부 표면이 소정 부분 노출되도록 상기 제 2 층간절연막 및 제 1 층간절연막을 선택적으로 제거하여 하부전극 콘택홀을 형성하는 단계; 및
(h) 상기 하부전극 콘택홀의 내부에 하부전극 콘택플러그를 형성하는 단계를 포함하는 것을 제 1 특징으로 하는 반도체소자 제조방법을 제공한다.
또한, 찌꺼기 결함에 의해 후속공정에서 발생하는 하부전극 콘택간의 브리지 현상을 실시간으로 검출하기 위한 목적을 달성하기 위하여 본 발명에서는
(a) 반도체기판 상에 절연막을 형성하고, 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
(b) 상기 콘택홀의 내부에 랜딩 플러그를 형성하는 단계;
(c) 상기 랜딩 플러그를 포함하는 층간절연막을 형성하는 단계;
(d) 상기 랜딩 플러그의 상부 표면이 소정 부분 노출되도록 상기 층간절연막을 선택적으로 제거하여 하부전극 콘택홀을 형성하는 단계;
(e) 상기 하부전극 콘택홀의 내부에 하부전극 콘택플러그를 형성하는 단계; 및
(f) 상기 결과물로부터 층간절연막을 제거하는 단계를 포함하는 것과 같이 하부전극 콘택플러그 상부에 비트라인을 형성하는 공정을 생략하는 것을 제 2 특징으로 하는 반도체소자 제조방법을 제공한다.
이하, 본 발명의 실시예를 도면에 의거하여 상세하게 설명하면 다음과 같다.
도 4a 내지 도 4d는 본 발명에 따른 반도체소자 제조방법의 제 1 실시예를 도시하는 단면도이다.
도 4a를 참조하면, 반도체기판(30) 상에 절연막(32)을 형성하고, 사진 및 식각 공정을 통해 상기 반도체기판(30)의 표면이 소정부분 노출되도록 상기 절연막 (32)을 선택적으로 제거하여 콘택홀(미도시)을 형성한다.
다음, 상기 콘택홀을 포함하는 반도체기판(30)의 전면에 폴리실리콘막(미도시)을 증착하고, 전면에 CMP 공정을 실시하여 상기 콘택홀의 내부에 랜딩 플러그 (34)를 형성한다.
다음, 상기 결과물을 황산(H2SO4)과 과산화수소(H2O2)의 부피비가 2∼10 : 1이고, 그 온도가 90∼150℃, 바람직하게는 황산(H2SO4)과 과산화수소(H2O 2)의 부피비가 황산(H2SO4) : 과산화수소(H2O2) = 4 : 1이고, 그 온도가 120℃인 혼합용액으로 세정한다.
도 4b를 참조하면, 상기 랜딩 플러그(34)를 포함하는 결과물의 전면에 BPSG (boron phosphorous silicate glass) 산화막, 고밀도 플라즈마 산화막, LP-TEOS (low pressure-tetraethyl ortho silicate) 산화막, PE-TEOS(plasma enhanced- tetraethyl ortho silicate) 산화막 또는 이들의 혼합물로 이루어진 군으로부터 선택되는 산화막을 증착하여 제 1 층간절연막(36)을 형성하고, 상기 제 1 층간절연막 (36) 상에 비트라인용 금속막(미도시)을 증착한다.
다음, 사진 및 식각 공정을 통해 상기 비트라인용 금속막을 선택적으로 제거하여 일정한 간격을 갖는 복수개의 비트라인(38)을 형성한다.
도 4c를 참조하면, 상기 비트라인(38)을 포함하는 결과물의 전면에 BPSG (boron phosphorous silicate glass) 산화막, 고밀도 플라즈마 산화막, LP- TEOS(low pressure-tetraethyl ortho silicate) 산화막, PE-TEOS(plasma enhanced- tetraethyl ortho silicate) 산화막 또는 이들의 혼합물로 이루어진 군으로부터 선택되는 산화막을 증착하여 제 2 층간절연막(40)을 형성한다.
다음, 상기 랜딩 플러그(34)의 상부 표면이 소정부분 노출되도록 사진 및 식각 공정을 통해 상기 제 2 층간절연막(40) 및 제 1 층간절연막(36)을 선택적으로 제거하여 하부전극 콘택홀(42)을 형성한다.
다음, BOE(Buffered Oxide Etchant, NH4F + HF) 용액 또는 HF 용액을 사용하여 상기 하부전극 콘택홀(42)을 세정한다.
도 4d를 참조하면, 상기 세정된 하부전극 콘택홀(42)을 포함하는 상기 결과물의 전면에 스텝 커버리지(step coverage)가 우수한 물질의 막인 폴리실리콘막(미도시)을 증착하고, 전면에 CMP 공정 또는 에치백 공정을 실시하여 상기 하부전극 콘택홀(42)의 내부에 하부전극 콘택플러그(44)를 형성한다.
도 5는 본 발명에 따른 반도체소자 제조방법의 제 1 실시예에 의한 효과를 나타내는 그래프로서, 종래기술에 따라 황산(H2SO4)과 과산화수소(H2O2 )의 부피비가 50 : 1이고, 그 온도가 90℃인 혼합용액을 사용한 경우와, 본 발명에 따라 황산 (H2SO4)과 과산화수소(H2O2)의 부피비가 황산(H2SO 4) : 과산화수소(H2O2) = 4 : 1이고, 그 온도가 120℃인 혼합용액을 사용한 경우에 대한 찌꺼기 결함이 발생하는 정도("빗금"으로 표시됨)와 DRAM을 구성하는 각 셀들이 정상적으로 작동하는지의 여부를 판단한 전기적 테스트 결과("검정색"으로 표시됨)를 비교한 것을 보여준다.
첨부된 도면에서 보이는 바와 같이, 본 발명에서는 종래와 비교하여 과산화수소(H2O2)의 부피비율을 증가시키고, 온도를 상승시키는 것에 의해 찌꺼기 결함을 1/10 수준으로 감소시킬 수 있음을 확인하였다.
또한, 전기적 테스트 결과에 의해서도 듀얼 비트 페일(Dual Bit Fail)이 상당히 개선되었음을 확인할 수 있다.
도 6a 내지 도 6d는 본 발명에 따른 반도체소자 제조방법의 제 2 실시예를 도시하는 단면도이다.
도 6a를 참조하면, 반도체기판(30) 상에 절연막(32)을 형성하고, 사진 및 식각 공정을 통해 상기 반도체기판(30)의 표면이 소정부분 노출되도록 상기 절연막 (32)을 선택적으로 제거하여 콘택홀(미도시)을 형성한다.
다음, 상기 콘택홀을 포함하는 반도체기판(30)의 전면에 폴리실리콘막(미도시)을 증착하고, 전면에 CMP 공정을 실시하여 상기 콘택홀의 내부에 랜딩 플러그 (34)를 형성한다.
다음, 상기 결과물을 황산(H2SO4)과 과산화수소(H2O2)의 부피비가 2∼10 : 1이고, 그 온도가 90∼150℃, 바람직하게는 황산(H2SO4)과 과산화수소(H2O 2)의 부피비가 황산(H2SO4) : 과산화수소(H2O2) = 4 : 1이고, 그 온도가 120℃인 혼합용액으로 세정한다.
도 6b를 참조하면, 상기 랜딩 플러그(34)를 포함하는 결과물의 전면에 BPSG(boron phosphorous silicate glass) 산화막, 고밀도 플라즈마 산화막, LP- TEOS(low pressure-tetraethyl ortho silicate) 산화막, PE-TEOS(plasma enhanced- tetraethyl ortho silicate) 산화막 또는 이들의 혼합물로 이루어진 군으로부터 선택되는 산화막을 증착하여 층간절연막(40)을 형성한다.
다음, 상기 랜딩 플러그(34)의 상부 표면이 소정부분 노출되도록 사진 및 식각 공정을 통해 상기 층간절연막(40)을 선택적으로 제거하여 하부전극 콘택홀(42)을 형성한다.
다음, BOE(Buffered Oxide Etchant, NH4F + HF) 용액 또는 HF 용액을 사용하여 상기 하부전극 콘택홀(42)을 세정한다.
도 6c를 참조하면, 상기 세정된 하부전극 콘택홀(42)을 포함하는 상기 결과물의 전면에 스텝 커버리지(step coverage)가 우수한 물질의 막인 폴리실리콘막(미도시)을 증착하고, 전면에 CMP 공정 또는 에치백 공정을 실시하여 상기 하부전극 콘택홀(42)의 내부에 하부전극 콘택플러그(44)를 형성한다.
도 6d를 참조하면, BOE(Buffered Oxide Etchant, NH4F + HF) 용액 또는 HF 용액을 사용하여 상기 결과물로부터 층간절연막(40)을 습식 식각하여 제거한다.
그 결과, 하부전극 콘택플러그(44)의 상부에 비트라인이 형성되지 않을 뿐만 아니라 하부전극 콘택플러그(44) 주변의 층간절연막(40)도 제거되었기 때문에, 하부전극 콘택간에 발생할 수 있는 브리지 현상이 가시화(可視化)된다.
도 7은 본 발명에 따른 반도체소자 제조방법의 제 2 실시예에 따른 결과를 도시하는 SEM 평면사진으로, 하부전극 콘택플러그(44)의 상부에 비트라인을 형성시키는 공정을 생략하는 것을 특징으로 하는 상기 제 2 실시예에 따라 공정을 진행하였을 때 브리지("B"로 표시됨) 현상의 확인이 가능함을 보여준다. 또한 검출장비를 이용함으로써 이러한 브리지 현상을 정량적으로 확인하는 것이 가능하다.
이상에서 살펴본 바와 같이, 본 발명에서는 랜딩플러그 형성을 위한 CMP 공정 후 발생하는 찌꺼기를 황산(H2SO4)과 과산화수소(H2O2)의 부피비를 2∼10 : 1로 하고, 온도를 90∼150℃로 조절한 혼합용액을 사용하여 세정함으로써 찌꺼기 결함의 제거효율을 향상시킬 수 있어 수율 향상을 가능하게 하고, 하부전극 콘택플러그의 상부에 비트라인을 형성시키는 공정을 생략함으로써 찌꺼기 결함에 의해 후속공정에서 발생하는 하부전극 콘택간의 브리지 현상을 가시화하여 실시간으로 검출할 수 있어 공정 시간의 단축을 가능하게 한다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자 제조방법을 도시하는 단면도.
도 2는 종래기술에 따른 반도체소자 제조방법에 의해 발생하는 찌꺼기 결함을 도시하는 SEM 평면사진.
도 3은 종래기술에 따른 반도체소자 제조방법에 의해 하부전극 콘택간에 발생하는 브리지(bridge)를 도시하는 단면사진.
도 4a 내지 도 4d는 본 발명에 따른 반도체소자 제조방법의 제 1 실시예를 도시하는 단면도.
도 5는 본 발명에 따른 반도체소자 제조방법의 제 1 실시예에 의한 효과를 나타내는 그래프.
도 6a 내지 도 6d는 본 발명에 따른 반도체소자 제조방법의 제 2 실시예를 도시하는 단면도.
도 7은 본 발명에 따른 반도체소자 제조방법의 제 2 실시예에 따른 결과를 도시하는 SEM 평면사진.
< 도면의 주요부분에 대한 부호 설명 >
10, 30 : 반도체기판 12, 32 : 절연막
14, 34 : 랜딩 플러그 16, 36 : 제 1 층간절연막
18, 38 : 비트라인 20, 40 : 제 2 층간절연막
22, 42 : 하부전극 콘택홀 24, 44 : 하부전극 콘택플러그

Claims (10)

  1. (a) 반도체기판 상에 절연막을 형성하고, 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    (b) 상기 콘택홀의 내부에 랜딩 플러그를 형성하는 단계;
    (c) 상기 결과물을 황산(H2SO4)과 과산화수소(H2O2)의 부피비가 2∼10 : 1이고, 그 온도가 90∼150℃인 혼합용액으로 세정하는 단계;
    (d) 상기 랜딩 플러그를 포함하는 전면에 제 1 층간절연막을 형성하는 단계;
    (e) 상기 제 1 층간절연막 상에 비트라인을 형성하는 단계;
    (f) 상기 비트라인을 포함하는 전면에 제 2 층간절연막을 형성하는 단계;
    (g) 상기 랜딩 플러그의 상부 표면이 소정 부분 노출되도록 상기 제 2 층간절연막 및 제 1 층간절연막을 선택적으로 제거하여 하부전극 콘택홀을 형성하는 단계; 및
    (h) 상기 하부전극 콘택홀의 내부에 하부전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 (c) 단계의 혼합용액은 황산(H2SO4)과 과산화수소(H2O2)의 부피비가 황산(H2SO4) : 과산화수소(H2O2) = 4 : 1이고, 그 온도가 120℃인 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 층간절연막 및 제 2 층간절연막은 BPSG(boron phosphorous silicate glass) 산화막, 고밀도 플라즈마 산화막, LP-TEOS(low pressure-tetraethyl ortho silicate) 산화막, PE- TEOS(plasma enhanced-tetraethyl ortho silicate) 산화막 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 1 항에 있어서,
    상기 (g) 단계 후, (h) 단계를 수행하기 이전에 BOE(Buffered Oxide Etchant, NH4F + HF) 용액 또는 HF 용액을 사용하여 상기 하부전극 콘택홀을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  5. (a) 반도체기판 상에 절연막을 형성하고, 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    (b) 상기 콘택홀의 내부에 랜딩 플러그를 형성하는 단계;
    (c) 상기 랜딩 플러그를 포함하는 층간절연막을 형성하는 단계;
    (d) 상기 랜딩 플러그의 상부 표면이 소정 부분 노출되도록 상기 층간절연막을 선택적으로 제거하여 하부전극 콘택홀을 형성하는 단계;
    (e) 상기 하부전극 콘택홀의 내부에 하부전극 콘택플러그를 형성하는 단계; 및
    (f) 상기 결과물로부터 층간절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 5 항에 있어서,
    상기 (b) 단계 후, (c) 단계를 수행하기 이전에 상기 결과물을 황산(H2SO4)과 과산화수소(H2O2)의 부피비가 2∼10 : 1이고, 그 온도가 90∼150℃인 혼합용액으로 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 6 항에 있어서,
    상기 혼합용액은 황산(H2SO4)과 과산화수소(H2O2)의 부피비가 황산(H2SO4) : 과산화수소(H2O2) = 4 : 1이고, 그 온도가 120℃인 것을 특징으로 하는 반도체소자 제조방법.
  8. 제 5 항에 있어서,
    상기 (c) 단계의 층간절연막은 BPSG(boron phosphorous silicate glass) 산화막, 고밀도 플라즈마 산화막, LP-TEOS(low pressure-tetraethyl ortho silicate) 산화막, PE- TEOS(plasma enhanced-tetraethyl ortho silicate) 산화막 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자 제조방법.
  9. 제 5 항에 있어서,
    상기 (d) 단계 후, (e) 단계를 수행하기 이전에 BOE(Buffered Oxide Etchant, NH4F + HF) 용액 또는 HF 용액을 사용하여 상기 하부전극 콘택홀을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  10. 제 5 항에 있어서,
    상기 (f) 단계는 BOE(Buffered Oxide Etchant, NH4F + HF) 용액 또는 HF 용액을 사용하는 습식 식각공정인 것을 특징으로 하는 반도체소자 제조방법.
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