KR100427717B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자 제조방법에 관한 것으로, 더욱 상세하게는 얇은 트렌치 소자분리 (Shallow Trench Isolation; 이하 "STI"라 칭함) 공정으로 절연막을 제조할 때에 패드 산화막 및 질화막을 추가로 더 형성시킨 다음 화학적 기계적 연마공정을 실시함으로써 미세패턴 매립 특성을 향상시킬 수 있는 STI 절연막 제조방법에 관한 것이다.
이러한 본 발명에서는 STI 절연막을 공극없이 치밀하게 형성시킴으로써 소자의 신뢰도가 향상되고 절연특성이 우수할 뿐만 아니라, 후속 식각공정 및 세정공정에 대한 마진 (margin)이 향상되며 후속 임플란트 공정시 절연막 내에 이온이 침투하는 것을 방지할 수 있다.
Description
본 발명은 반도체소자 제조방법에 관한 것으로, 더욱 상세하게는 얇은 트렌치 소자분리 (Shallow Trench Isolation; 이하 "STI"라 칭함) 공정으로 절연막을 제조할 때에 패드 산화막 및 질화막을 추가로 더 형성시킨 다음 화학적 기계적 연마공정(Chemical Mechanical Polishing; 이하 "CMP"라 칭함)을 실시함으로써 미세패턴 매립 특성을 향상시킬 수 있는 STI 절연막 제조방법에 관한 것이다.
소자의 집적도가 증가함에 따라 기존의 로코스 (Local Oxidation of Silicon; LOCOS) 공정으로는 소자의 크기 축소와 소자간의 전기적 절연이 어렵기 때문에 반도체 기판을 식각하고 절연물질을 채워 소자를 분리시키는 STI 공정이 개발되었다.
현재 상압 화학기상증착 (Atmospheric Pressure-Chemical Vapor Deposition; 이하 "AP-CVD"라 칭함)이나 고밀도플라즈마 화학기상증착 (High Density Plasma-Chemical Vapor Deposition; 이하 "HDP-CVD"라 칭함)과 같은 매립방식으로 STI 절연막을 제조하고 있지만, 트렌치의 높이가 증가하거나 폭이 줄어들면서 공극없이 미세패턴에 절연막을 매립하는 것이 어려운 문제점이 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 분리절연막 제조공정도로서, 종래의 STI 절연막 제조공정을 살펴보면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이 반도체 기판(11) 상에 패드 산화막(13)과 질화막(15)을 차례로 형성시킨 다음, 도 1b에 도시된 바와 같이 소자 분리영역으로 예정된 부위에 트렌치(17)를 형성시키는데, 이는 소자분리 마스크를 이용한 사진식각 공정으로 반도체 기판(11)의 소자 분리 영역으로 예정되어 있는 부분에 해당하는 질화막(15) 및 패드 산화막(13)을 차례로 식각하여 반도체 기판(11)을 노출시킨 후에 반도체 기판(11)에 트렌치(17)를 형성하는 것이다.
다음, 도 1c에 도시된 바와 같이 상기 결과물 전면에 HDP-CVD 방법으로 매립 산화막(19)을 형성시키는데, 이때 트렌치(17)의 폭이 좁기 때문에 매립 산화막(19) 내부에 공극(21)이 발생한다.
그 다음, 도 1d에 도시된 바와 같이 질화막(15)을 연마방지막으로 하여 질화막(15)이 노출될 때까지 매립 산화막(19)에 CMP 공정을 실시한다. 그러나, 발생된 공극(21)의 위치가 CMP 공정에 의해 제거될 수 없는 부위이기 때문에 CMP 공정을 하여도 매립 산화막(19) 내부에 발생된 공극(21)은 제거되지 않고 남는다.
또한 유동성을 가진 에스.오.디.(Spin On Dielectric; SOD)를 이용하여 STI 절연막을 형성할 경우 미세패턴의 매립 특성은 우수하지만 매립된 절연막의 밀도가 낮기 때문에 후속 식각공정 및 세정공정에서 절연막의 손실에 의해 소자 절연의 역할을 상실하고, 후속 임플란트 공정시 절연막 내에 이온이 침투하게 되어 소자의 특성 저하가 발생되는 문제점이 있다.
이를 해결하기 위해서 에스.오.디.를 이용하거나 또는 과산화수소(H2O2)와 실란(SiH4) 반응소스를 이용한 저압 화학기상증착 (Low Pressure-Chemical Vapor Deposition; 이하 "LP-CVD"라 칭함) 매립방식으로 유동성 절연막을 트렌치 하부에만 채운 다음, 후속으로 치밀한 절연막을 다시 증착하는 방식에 의해 STI 절연막을 형성하는 방법이 있으나 소자의 집적도가 증가되면서 미세한 트렌치의 하부에만 유동성 절연막을 형성하는 것이 어렵고, 증착이 된다고 해도 재현성 있는 두께 제어가 어려운 문제점이 있다.
본 발명은 상기 종래의 문제점을 해결하기 위한 것으로, HDP-CVD 방법으로 STI 절연막을 형성할 때에 매립 산화막 내부에 발생하는 공극의 위치를 고려하여패드 산화막 및 질화막을 추가로 더 형성시킨 다음 CMP 공정을 진행함으로써 매립 산화막 내부에 발생된 공극을 제거하는 것을 목적으로 한다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 분리절연막 제조공정도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 분리절연막 제조공정도.
< 도면의 주요 부분에 대한 부호 설명 >
11, 101 : 반도체기판 13 : 패드 산화막
15 : 질화막 17, 107 : 트렌치
19, 109 : 매립 산화막 21, 111 : 공극
103 : 제 1 패드 산화막 105 : 제 1 질화막
113 : 제 2 패드 산화막 115 : 제 2 질화막
상기의 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법은,
반도체 기판 상에 제 1 패드 산화막 및 제 1 질화막을 차례로 형성시키는 단계;
상기 제 1 질화막 상부에 제 2 패드 산화막 및 제 2 질화막을 차례로 형성시키는 단계;
소자 분리 영역으로 예정된 부위에 트렌치를 형성시키는 단계;
상기 결과물 전면에 매립 산화막을 형성시키는 단계;
(질화막/산화막) < 1의 식각 선택비를 갖는 제 1 슬러리를 이용하여 1차 CMP 공정을 실시하는 단계;
(질화막/산화막) > 1의 식각 선택비를 갖는 제 2 슬러리를 이용하여 2차 CMP 공정을 실시하는 단계; 및
(질화막/산화막) < 1의 식각 선택비를 갖는 제 1 슬러리를 이용하여 3차 CMP 공정을 실시하는 단계를 포함하여 STI 절연막을 제조하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이 반도체 기판(101) 상에 제 1 패드 산화막(103)과 제 1 질화막(105)을 차례로 형성시킨 다음, 제 1 질화막(105) 상부에 제 2 패드 산화막(113)과 제 2 질화막(115)을 차례로 형성시킨다.
상기 제 1 패드 산화막(103) 및 제 2 패드 산화막(113)은 100∼1000Å의 두께로 형성되고, 상기 제 1 질화막(105) 및 제 2 질화막(115)은 100∼2000Å의 두께로 형성된다.
다음, 도 2b에 도시된 바와 같이 소자 분리영역으로 예정된 부위에 트렌치(107)를 형성시킨다. 이는 소자분리 마스크를 이용한 사진식각 공정으로 반도체 기판(101)의 소자 분리 영역으로 예정되어 있는 부분에 해당하는 제 2 질화막(115), 제 2 패드 산화막(113), 제 1 질화막(105) 및 제 1 패드 산화막(103)을 차례로 식각하여 반도체 기판(101)을 노출시킨 후에 반도체 기판(101)에 트렌치(107)를 형성하는 것이다.
이때 반도체 기판(101)에 형성된 트렌치(107)의 인터페이스 (interface)로 인해 발생하는 누설전류를 방지하기 위해서 후속 공정에서 매립 산화막을 형성시키기 전에 트렌치(107) 표면에 산화막을 형성 (wall oxidation) 시키는데 (도시되지 않음), 이는 로 (furnace)에서 1000℃ 이상의 온도의 산소 분위기에서 50∼200Å의 두께로 형성하는 것이다.
또한, 매립 산화막 증착 전에 트렌치(107) 표면에 잔류하는 불순물을 제거 또는 감소시키고 매립 산화막(109)의 플로우 특성을 향상시키기 위해서 식각액과 완충액의 부피비율이 50 : 1 ∼ 70 : 1인 비.오.이.(Buffered Oxide Etchant; BOE) 용액 또는 황산(H2SO4)과 과산화수소(H2O2)수를 1 : 1 ∼ 100 : 1의 부피비율로 섞은 것을 사용하여 상온∼150℃의 온도에서 세정하거나, SC-1 용액, SC-2 용액 또는 HF용액(순수에 HF가 5 : 1 ∼ 10 : 1의 비율로 희석)을 사용하여 습식식각 세정하는 등 한가지 이상의 세정 처리를 순차적으로 실시한다.
다음, 도 2c에 도시된 바와 같이 상기 결과물 전면에 매립 산화막(109)을 형성시키는데, 이때 트렌치(107)의 폭이 좁기 때문에 매립 산화막(109) 내부에 공극(111)이 발생되기는 하나, 발생될 공극(111) 위치를 고려하여 상기 과정에서 제 2 패드 산화막(113) 및 제 2 질화막(115)을 형성시켰기 때문에 공극(111)의 위치가 종래에 비해 트렌치(107) 상부로 이동하여 CMP 공정에 의해 제거될 수 있는 부위가 된다.
상기 매립 산화막(109)은 실란(SiH4) 반응기체를 이용한 HDP-CVD 방법에 의해 제 2 질화막(115)으로부터 4000∼8000Å의 두께로 형성시킨다. 또한 테오스(tetraethylorthosilicate; TEOS) 반응소스를 이용한 AP-CVD 또는 LP-CVD의 방법으로 증착하여 USG(Undoped Silicon Glass)막 또는 HDP막으로 형성시킬 수도 있다.
다음, 도 2d에 도시된 바와 같이 제 2 질화막(115)을 연마방지막으로 하여 제 2 질화막(115)이 노출될 때까지 제 1 슬러리를 사용하여 매립 산화막(109)에 1차 CMP 공정을 실시한다.
상기 제 1 슬러리는 (질화막/산화막) < 1의 식각 선택비를 갖는 것으로, 보다 바람직하게는 질화막 : 산화막 = 1 : 40∼100의 선택비를 가진다. 또한 SiO2, CeO2, Al2O3또는 ZrO2등의 연마제를 포함하고, pH는 7∼13이다.
다음, 도 2e에 도시된 바와 같이 제 2 패드 산화막(113)을 연마방지막으로 하여 제 2 패드 산화막(113)이 노출될 때까지 제 2 슬러리를 사용하여 제 2 질화막(115)에 2차 CMP 공정을 실시한다.
상기 제 2 슬러리는 (질화막/산화막)>1의 식각 선택비를 갖는 것으로, 보다 바람직하게는 질화막 : 산화막 = 2∼10 : 1의 선택비를 가진다. 또한 SiO2, CeO2, Al2O3또는 ZrO2등의 연마제를 포함하고, pH는 2∼7이며, 산화막에 대한 선택비를 가지도록 하기 위하여 인산(H2PO4)을 슬러리 총 중량에 대하여 0.01∼0.5% 포함할 수 있다.
다음, 도 2f에 도시된 바와 같이 제 1 질화막(105)을 연마방지막으로 하여 제 1 질화막(105)이 노출될 때까지 제 1 슬러리를 사용하여 제 2 패드 산화막(113)에 3차 CMP 공정을 실시함으로써 STI 공정에 의한 소자분리 절연막이 형성된다. 상기 제 1 슬러리는 전술한 바와 같다.
즉, 본 발명에서는 제 2 패드 산화막(113) 및 제 2 질화막(115)을 3차에 걸쳐 CMP함으로써 트렌치(107)를 매립하고 있는 산화막(109) 내부에 형성된 공극(111)을 용이하게 제거할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에서는 STI 절연막을 공극없이 치밀하게 형성시킴으로써 소자의 신뢰도가 향상되고 절연특성이 우수할 뿐만 아니라, 후속 식각공정 및 세정공정에 대한 마진 (margin)을 향상되며 후속 임플란트 공정시 절연막 내에 이온이 침투하는 것을 방지할 수 있다.
Claims (10)
- 반도체 기판 상에 제 1 패드 산화막 및 제 1 질화막을 차례로 형성시키는 단계;상기 제 1 질화막 상부에 제 2 패드 산화막 및 제 2 질화막을 차례로 형성시키는 단계;소자 분리 영역으로 예정된 부위에 트렌치를 형성시키는 단계;상기 결과물 전면에 매립 산화막을 형성시키는 단계;(질화막/산화막) < 1의 식각 선택비를 갖는 제 1 슬러리를 이용하여 1차 CMP 공정을 실시하는 단계;(질화막/산화막) > 1의 식각 선택비를 갖는 제 2 슬러리를 이용하여 2차 CMP 공정을 실시하는 단계; 및(질화막/산화막) < 1의 식각 선택비를 갖는 제 1 슬러리를 이용하여 3차 CMP 공정을 실시하는 단계를 포함하여 얇은 트렌치 소자분리 절연막을 제조하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 매립 산화막은 고밀도플라즈마 화학기상증착 (High Density Plasma-Chemical Vapor Deposition) 방법에 의해 형성되는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제 1 패드 산화막 및 제 2 패드 산화막은 100∼1000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제 1 질화막 및 제 2 질화막은 100∼2000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제 1 슬러리는 질화막 : 산화막 = 1 : 40∼100의 선택비를 가지는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제 1 슬러리의 pH는 7∼13인 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제 2 슬러리는 질화막 : 산화막 = 2∼10 : 1의 선택비를 가지는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제 2 슬러리의 pH는 2∼7인 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제 2 슬러리는 인산(H2PO4)을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 9 항에 있어서,상기 인산은 제 2 슬러리 총 중량에 대하여 0.01∼0.5%가 포함되는 것을 특징으로 하는 반도체소자 제조방법.
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2002
- 2002-06-04 KR KR10-2002-0031305A patent/KR100427717B1/ko not_active IP Right Cessation
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