CN105355540B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，所述半导体器件包括阻止对半导体元件的电特性造成不良影响的元件隔离构造。残留在宽度相对较窄的浅槽隔离结构中的氧化硅膜9的膜厚比残留在宽度相对较宽的浅槽隔离结构中的氧化硅膜9的膜厚薄。氧化硅膜9变薄的量，为利用HDP‑CVD法形成的压缩应力较高的氧化硅膜10(上层)在下层的氧化硅膜9上的叠层厚度。最终使形成在宽度相对较窄的浅槽隔离结构中的元件隔离氧化膜的压缩应力得以进一步提高。

Description

半导体器件及其制造方法
本发明申请是申请日为2010年5月7日、申请号为201010174770.X、发明名称为“半导体器件及其制造方法”的发明申请的分案申请。
技术领域
本发明涉及一种半导体器件及其制造方法，特别涉及一种具有元件隔离构造宽度不同的浅槽隔离结构的半导体器件及其制造方法。
背景技术
为了将形成在半导体衬底上的各个元件进行电气绝缘，在半导体衬底上形成有用以对元件进行隔离的浅槽隔离结构(STI：Shallow Trench Isolation)，并将氧化膜等绝缘膜填埋在所述浅槽隔离结构中。随着图案的微细化和高密度化的发展，对在将绝缘膜填埋入所述浅槽隔离结构中的工序提出了如下要求：在埋入绝缘膜时，在纵横比高的浅槽隔离结构中填埋绝缘膜时不可产生空洞(气泡)。
在此之前,使用高密度等离子体化学气相沉积法(High Density PlasmaChemical Vapor Deposition，以下用“HDP－CVD法”表示)作为将绝缘膜埋入浅槽隔离结构的方法。但是，此方法在用于将绝缘膜填埋于高纵横比的浅槽隔离结构时，已难以做到不产生空洞、接缝等。
因此，在填埋高纵横比的浅槽隔离结构时,采用了O3-TEOS(Tetra Ethyl OrthoSilicate：正硅酸乙酯)的亚常压化学气相沉积法(Sub-Atmospheric Chemical VaporDeposition，以下用“SA-CVD法”表示)和使用了聚硅氮烷的旋涂法(Spin On Dielectric，以下用“SOD法”表示)等被用作为掩埋高纵横比浅槽隔离结构的方法。
为了不使电特性恶化(隔离耐压的恶化等)以及在将氧化硅膜填埋于高纵横比的浅槽隔离结构时不产生空洞，已有人提出结合使用“SOD法”和“HDP－CVD法”的解决方案。
例如，在专利文献1中提出了以下做法：通过SOD法用聚硅氮烷膜填埋浅槽隔离结构以后，再对聚硅氮烷膜进行回蚀，然后利用HDP－CVD法在所述聚硅氮烷膜上形成氧化膜以填埋浅槽隔离结构。在专利文献2中提出了以下做法：用O2等离子体对通过SOD法填埋在浅槽隔离结构中的聚硅氮烷膜进行回蚀。
在专利文献3中提出了以下做法：为了消除通过SOD法填埋在浅槽隔离结构中的聚硅氮烷膜的湿蚀刻速率过快所造成的浅槽隔离结构中的凹陷，而在已埋入浅槽隔离结构中的聚硅氮烷膜上形成蚀刻速率慢的CVD膜。在专利文献4中提出了以下做法：通过使用了聚硅氮烷的SOD法，用富硅氧化膜将浅槽隔离结构的底部掩埋，再利用HDP－CVD法在其上形成氧化膜，以填埋浅槽隔离结构。
《专利文献1》：
日本公开特许公报特开2003-031650号公报
《专利文献2》：
日本公开特许公报特开2000-183150号公报
《专利文献3》：
日本公开特许公报特开2000-114362号公报
《专利文献4》：
日本公开特许公报特开2007-142311号公报
发明内容
目前的半导体器件中存在以下问题：通过使用了O3-TEOS的SA-CVD法或SOD法形成的氧化膜的湿蚀刻速率比通过HDP－CVD法形成的氧化膜的湿蚀刻速率快。因此，为了将埋入浅槽隔离结构中的氧化膜致密化而降低湿蚀刻速率，一般情况下要对氧化膜进行退火处理。利用SA-CVD法或SOD法形成的氧化膜在进行退火处理时膜厚的收缩率大于利用HDP-CVD法形成的氧化膜在进行退火处理时膜厚的收缩率。
在氧化膜的膜厚的收缩率较大的情况下，氧化膜因退火处理而被致密化的程度，根据浅槽隔离结构的宽度不同而发生变化，埋在宽度越窄的浅槽隔离结构中的氧化膜越难以致密化。因此，随着浅槽隔离结构的宽度变窄，埋在该浅槽隔离结构中的氧化膜在进行退火处理后的湿蚀刻速率会加快，当埋在所述浅槽隔离结构中的氧化膜最终形成为元件隔离氧化膜的时候，自半导体衬底表面算起的所述元件隔离氧化膜的高度随着浅槽隔离结构的宽度不同而不同。
元件隔离氧化膜的高度随浅槽隔离结构的宽度不同而不同这一特点，将造成形成于由浅槽隔离结构包围起来的元件形成区域的MOS晶体管的栅极尺寸出现偏差，进而造成MOS晶体管的电特性偏差增大。还有，如果氧化膜的致密化程度随浅槽隔离结构的宽度的不同而不同，将导致作用在由浅槽隔离结构包围的元件形成区域的应力就会不同。因此，即使是大小相等的MOS晶体管，该MOS晶体管的电特性也会由于与元件形成区域相邻的浅槽隔离结构的宽度不同而产生差异。
例如，在是n沟道型MOS晶体管的情况下，如果压缩应力作用于元件形成区域，通态电流就有变小的倾向。另一方面，还具有浅槽隔离结构的宽度较宽则压缩应力增大，浅槽隔离结构的宽度较窄则压缩应力减小的倾向。因此，具有以下的倾向：形成在与宽度较宽的浅槽隔离结构相邻的元件形成区域的MOS晶体管的通态电流下降，而形成在与宽度较窄的浅槽隔离结构相邻的元件形成区域的MOS晶体管的通态电流升高。
如上所述，现有的半导体器件存在以下问题：半导体元件的电特性，会由于与形成有MOS晶体管等半导体元件的元件形成区域相邻的浅槽隔离结构的宽度不同而出现偏差。
为解决上述问题而进行了本发明的研究，目的在于：提供一种具有可阻止对半导体元件的电特性造成不良影响的元件隔离构造的半导体器件。另一目的在于：提供如上所述的半导体器件的制造方法。
本发明所涉及的半导体器件，具有第一浅槽隔离结构、第二浅槽隔离结构以及元件隔离绝缘膜。第一浅槽隔离结构以第一宽度及规定的深度形成于半导体衬底的表面，并夹着半导体衬底的第一区域。第二浅槽隔离结构以第二宽度及规定的深度形成于半导体衬底的表面，并夹着半导体衬底的第二区域。其中，所述第二宽度比所述第一宽度窄。元件隔离绝缘膜用以填埋第一浅槽隔离结构和第二浅槽隔离结构。所述元件隔离绝缘膜包括具有规定密度的第一绝缘膜和密度比第一绝缘膜高的第二绝缘膜。第一绝缘膜填埋于第一浅槽隔离结构中。第一绝缘膜和第二绝缘膜以第二绝缘膜层叠在第一绝缘膜上的方式填埋于第二浅槽隔离结构中。
本发明所涉及的半导体器件的制造方法包括以下工序：形成用以在半导体衬底的主表面上形成浅槽隔离结构的掩模材的工序；以掩模材作为掩模，通过对半导体衬底进行蚀刻，来形成具有第一宽度及规定深度的第一浅槽隔离结构，并夹着半导体衬底的第一区域，同时形成具有第二宽度及规定深度的第二浅槽隔离结构，并夹着半导体衬底的第二区域的工序，其中，所述第二宽度比所述第一宽度窄；在半导体衬底上形成第一绝缘膜以填埋第一浅槽隔离结构和第二浅槽隔离结构的工序；对第一绝缘膜进行退火处理的工序；以使位于第一浅槽隔离结构和第二浅槽隔离结构的第一绝缘膜部分残留下来的方式，将第一绝缘膜平坦化至掩模材的表面为止的工序；对分别残留在第一浅槽隔离结构和第二浅槽隔离结构的第一绝缘膜部分进行湿蚀刻处理，以降低残留在第一浅槽隔离结构中的第一绝缘膜上表面的位置，同时使残留在第二浅槽隔离结构中的第一绝缘膜上表面的位置低于残留在第一浅槽隔离结构中的第一绝缘膜上表面的位置的工序；在半导体衬底上形成比已经过退火处理的第一绝缘膜密度高的第二绝缘膜的工序，以覆盖残留在第一浅槽隔离结构中的第一绝缘膜部分和残留在第二浅槽隔离结构中的第一绝缘膜部分；以使位于第一浅槽隔离结构中的第二绝缘膜无残留，使位于第二浅槽隔离结构中的第二绝缘膜部分残留下来的方式，通过对第二绝缘膜进行蚀刻来调整第二绝缘膜的高度的工序；以及将掩模材除去的工序。
根据本发明所涉及的半导体器件，第一绝缘膜填埋于具有第一宽度的第一浅槽隔离结构中，第一绝缘膜及第二绝缘膜以比已经过退火处理的第一绝缘膜密度高的第二绝缘膜叠层在第一绝缘膜上的方式填埋于具有第二宽度的第二浅槽隔离结构中，其中，所述第二宽度比所述第一宽度窄。因此，最终形成在宽度相对较窄的第二浅槽隔离结构中的元件隔离绝缘膜的压缩应力和最终形成在宽度相对较宽的第一浅槽隔离结构中的元件隔离绝缘膜的压缩应力的差被缩小，由此可使作用在由第一浅槽隔离结构夹着的第一区域和由第二浅槽隔离结构夹着的第二区域的压缩应力的偏差减小。结果，能够使分别形成于第一区域和第二区域的半导体元件的电特性的偏差减小。
根据本发明所涉及的半导体器件的制造方法，仅有第一绝缘膜形成于具有第一宽度的第一浅槽隔离结构中，第一绝缘膜及第二绝缘膜以比已经过退火处理的第一绝缘膜密度高的第二绝缘膜叠层在第一绝缘膜上的状态，形成在具有第二宽度的第二浅槽隔离结构中，其中，所述第二宽度比所述第一宽度窄。因此，最终形成在宽度相对较窄的第二浅槽隔离结构中的第一绝缘膜和第二绝缘膜的压缩应力和最终形成在宽度相对较宽的第一浅槽隔离结构中的第一绝缘膜的压缩应力的差被缩小，由此可减小作用在被第一浅槽隔离结构夹着的第一区域和被第二浅槽隔离结构夹着的第二区域的压缩应力的偏差。结果，可减小分别形成于第一区域和第二区域的半导体元件的电特性的偏差。
附图说明
图1为一剖面图，所示的是本发明实施方式1所涉及的半导体器件制造方法中的工序之一的剖面图。
图2所示的是实施方式1中在图1所示的工序之后进行的工序的剖面图。
图3所示的是实施方式1中在图2所示的工序之后进行的工序的剖面图。
图4所示的是实施方式1中在图3所示的工序之后进行的工序的剖面图。
图5所示的是实施方式1中在图4所示的工序之后进行的工序的剖面图。
图6所示的是实施方式1中在图5所示的工序之后进行的工序的剖面图。
图7所示的是实施方式1中在图6所示的工序之后进行的工序的剖面图。
图8所示的是实施方式1中在图7所示的工序之后进行的工序的剖面图。
图9所示的是同实施方式中在图8所示的工序之后进行的工序的平面图。
图10所示的是实施方式1中沿图9所示的剖面线X－X剖开的剖面图。
图11所示的是实施方式1中沿图9所示的剖面线XI－XI剖开的剖面图。
图12所示的是实施方式1中沿图9所示的剖面线XII－XII剖开的剖面图。
图13所示的是实施方式1中沿图9所示的剖面线XIII－XIII剖开的剖面图。
图14所示的是实施方式1中元件隔离氧化膜的高度与浅槽隔离结构的宽度之间关系的曲线图。
图15所示的是实施方式1中氧化硅膜的应力与浅槽隔离结构的宽度之间关系的曲线图。
图16所示的是实施方式1中氧化硅膜的湿蚀刻速率与浅槽隔离结构的宽度之间关系的示意图。
图17所示的是实施方式1中对氧化硅膜应力差进行改善的结果示意图。
图18所示的是本发明实施方式2所涉及的半导体器件的制造方法中的工序之一的剖面图。
图19所示的是实施方式2中在图18所示的工序之后进行的工序的剖面图。
图20所示的是实施方式2中在图19所示的工序之后进行的工序的剖面图。
图21所示的是实施方式2中在图20所示的工序之后进行的工序的剖面图。
图22所示的是实施方式2中在图21所示的工序之后进行的工序的剖面图。
图23所示的是实施方式2中在图22所示的工序之后进行的工序的剖面图。
图24所示的是实施方式2中在图23所示的工序之后进行的工序的剖面图。
图25所示的是实施方式2中在图24所示的工序之后进行的工序的平面图。
图26所示的是实施方式2中沿图25所示的剖面线XXVI－XXVI剖开的剖面图。
图27所示的是实施方式2中沿图25所示的剖面线XXVII－XXVII剖开的剖面图。
图28所示的是实施方式2中沿图25所示的剖面线XXVIII－XXVIII剖开的剖面图。
图29所示的是实施方式2中沿图25所示的剖面线XXIX－XXIX剖开的剖面图。
符号的说明
1 硅基板
1a 元件形成区域
1b 元件形成区域
1c 元件形成区域
2 氧化硅膜
3 氮化硅膜
4 浅槽隔离结构
5 浅槽隔离结构
6 浅槽隔离结构
7 氧化硅膜
8 聚硅氮烷膜
9 氧化硅膜
9a 氧化硅膜
9b 氧化硅膜
9c 氧化硅膜
10 氧化硅膜
10a 氧化硅膜
10b 氧化硅膜
10c 氧化硅膜
11 氧化硅膜
11a 氧化硅膜
11b 氧化硅膜
11c 氧化硅膜
21 栅极氧化膜
22 栅极布线
22a 栅电极
22b 栅电极
22c 栅电极
23a、23b 源极/漏极区域
24a、24b 源极/漏极区域
25a、25b 源极/漏极区域
T1MOS 晶体管
T2MOS 晶体管
T3MOS 晶体管
具体实施方式
(实施方式1)
以下对本发明第一实施方式所涉及的半导体器件及其制造方法进行说明。如图1所示，首先，在半导体衬底1的主表面上形成用以形成浅槽隔离结构的掩模材。即：在半导体衬底1的主表面上形成膜厚约为5～20nm的氧化硅膜2作为掩模材，接着再在该氧化硅膜2上形成膜厚约为50～200nm的氮化硅膜3。
通过进行规定的照片制版处理在所述氮化硅膜3上形成抗蚀图案(图中未示出)。通过将所述抗蚀图案作为掩模对氮化硅膜3及氧化硅膜2进行干蚀刻处理，形成由用以形成浅槽隔离结构的氮化硅膜3及氧化硅膜2构成的掩模材。
通过以所述氮化硅膜3和氧化硅膜2作为掩模，对露出的半导体衬底1的表面进行干蚀刻处理，形成具有各种宽度且深度约在300～500nm左右的浅槽隔离结构4、5、6。如果假设浅槽隔离结构4的宽度为W1，则浅槽隔离结构5的宽度W2就被设定为比宽度W1窄，浅槽隔离结构6的宽度W3就被设定为比宽度W2窄。此外，也可以在形成抗蚀图案以后，通过与掩模材一起进行一系列干蚀刻处理来形成浅槽隔离结构。
例如，假设浅槽隔离结构5的宽度W2约为70nm以内，设浅槽隔离结构6的宽度W3约为50nm以内。各个浅槽隔离结构4、5、6以划分将要形成规定元件的元件形成区域的方式并夹着半导体衬底1的规定区域而形成。接着，在浅槽隔离结构4、5、6的侧壁面上形成膜厚约为3～20nm的氧化硅膜7。最好对所述氧化硅膜7进行氮化处理。这样便可形成浅槽隔离结构4、5、6。
接下来，准备将聚硅氮烷溶解在二丁醚中形成的溶液，利用SOD法，以使该溶液填充在浅槽隔离结构4、5、6内的方式将该溶液涂布在半导体衬底1上。接着，如图2所示，通过在100～200℃的温度条件下进行1～5分钟左右的烘烤处理，以除去溶剂(二丁醚)，浅槽隔离结构4、5、6则由聚硅氮烷膜8填埋起来。
接下来，如图3所示，通过在300～900℃温度条件下的水蒸气环境中进行热处理，聚硅氮烷膜8就变化为氧化硅膜9。在所述热处理过程中发生如下所示的加水分解反应。
SiH2NH+2H2O→SiO2+HN3+2H2。在所述水蒸气环境中的热处理优选使热处理温度变化的两阶段以上的热处理。接着，在700～1100℃温度条件下的氮气(N2)或者氩(Ar)等惰性气体环境下进行10～120分钟左右的热处理，将氧化硅膜9致密化。
如后所述，此时，氧化硅膜9的致密化程度根据浅槽隔离结构的宽度而变化，随着浅槽隔离结构的宽度变窄，氧化硅膜更难以被致密化。因此，对位于浅槽隔离结构4、5、6内部的氧化硅膜9的密度是：位于浅槽隔离结构6内部的那一部分氧化硅膜9的密度最低，而位于浅槽隔离结构4内部的那一部分氧化硅膜9的密度最高。
接着如图4所示，利用化学机械研磨法(Chemical Mechanical Polishing、以下用“CMP法”表示)以氮化硅膜3为蚀刻阻挡膜，除去位于氮化硅膜3上表面以上的氧化硅膜9的部分。由此，氧化硅膜9a、9b、9c分别留在了各自所对应的浅槽隔离结构4、5、6内。
接下来，如图5所示，通过使用了稀氢氟酸(稀HF)或者缓冲氢氟酸(BHF)的湿蚀刻处理，对氧化硅膜9进行蚀刻。此时，如上所述，由于与氧化硅膜9a、9b、9c的致密化程度之间的关系，位于各自所对应的浅槽隔离结构4、5、6内部的氧化硅膜9a、9b、9c中，氧化硅膜9c的蚀刻速率最高，氧化硅膜9a的蚀刻速率最低。因此，对位于浅槽隔离结构4、5、6内部的氧化硅膜9a、9b、9c有选择地进行蚀刻，其中，氧化硅膜9c的上表面的位置最低，氧化硅膜9a的上表面的位置最高。
此时，氧化硅膜9a、9b、9c的湿蚀刻量，以位于槽宽相对较宽的浅槽隔离结构4的氧化硅膜9a的高度在氮化硅膜4与氧化硅膜2的界面以上，且大约高于元件隔离构造完成时的元件隔离氧化膜的高度为准。具体而言，优选将完成的时候的元件隔离膜的高度设定为至少比硅基板1的表面高。这样设定是为了避免在万一元件隔离膜的表面位置变得低于硅基板1的表面位置的情况下出现以下问题：由于栅电极包围元件形成区域的端部所引起的逆窄沟道效应(Inverse Narrow Channel Effect)问题或由于栅电极材料的蚀刻残渣残留在变低部分(陷下的部分)所引起的问题。
接下来，如图6所示，利用HDP－CVD法在半导体衬底1上形成氧化硅膜10以覆盖氧化硅膜9a、9b、9c。通过使用HDP－CVD法，氧化硅膜10的密度就会变得比氧化硅膜9a、9b、9c的密度高。此外，也可以在形成氧化硅膜10以后再进行热处理。
接下来，如图7所示，以氮化硅膜3为蚀刻阻止膜，并利用CMP法将位于氮化硅膜3的上表面以上的氧化硅膜10的部分除去，使半导体衬底1的表面平坦化。如此一来，在浅槽隔离结构4内部，氧化硅膜10a残留在氧化硅膜9a上；在浅槽隔离结构5内部，氧化硅膜10b残留在氧化硅膜9b上；在浅槽隔离结构6内部，氧化硅膜10c残留在氧化硅膜9c上。
接下来，如图8所示，通过使用氢氟酸(HF)进行湿蚀刻，将氧化硅膜10a、10b、10c的一部分除去。此时进行的湿蚀刻，要保证位于浅槽隔离结构4内部的氧化硅膜10a无残留。
接下来使用热磷酸(H3PO4)进行湿蚀刻，除去氮化硅膜3，再使用稀氢氟酸(HF)或者缓冲氢氟酸(BHF)进行湿蚀刻，除去氧化硅膜2。接着，利用热氧化法在半导体衬底1的表面上形成将成为进行离子注入时的屏蔽膜(screen film)的氧化硅膜(图中未示出)。然后，利用离子注入法进行阱注入或进行用以决定晶体管的阈值电压的规定的杂质离子注入。接着，再次使用稀氢氟酸(HF)或者缓冲氢氟酸(BHF)进行湿蚀刻，将作为屏蔽膜的氧化硅膜除去。
接着形成具有规定膜厚的栅极氧化膜21(参照图10)。之后，在所述栅极绝缘膜上形成规定的导电性膜(图中未示出)。如图9和图10所示，通过在所述导电性膜上进行规定的照相制版及蚀刻以横切元件形成区域1a、1b、1c的方式形成栅电极22。接着，在夹着栅电极22的元件形成区域1a、1b、1c的一个区域和另一个区域中，注入规定的导电型的杂质离子。
如上所述，如图11所示，在元件形成区域1a形成了包括源极和漏极区域23a、23b和栅电极22a的MOS晶体管T1。如图12所示，在元件形成区域1b形成了包括源极和漏极区域24a、24b和栅电极22b的MOS晶体管T2，。如图13所示，在元件形成区域1c形成了包括源极和漏极区域25a、25b和栅电极22c的MOS晶体管T3。此外，在图11到图13的剖面图中，假设在图9所示的剖面线XI－XI、XII－XII、XIII－XIII方向，也相邻地形成有与剖面线X-X方向上的宽度相等的浅槽隔离结构的情况，示出了浅槽隔离结构中的叠层构造。
经过上述工序制造的半导体器件，能够减小形成在与彼此宽度各异的浅槽隔离结构4、5、6相邻的各个元件形成区域1a、1b、1c内的MOS晶体管T1、T2、T3在电特性上的偏差。下面对此进行详细说明。
首先，在与聚硅氮烷膜一样利用SOD法形成的氧化硅膜中，在进行热处理时氧化硅膜的收缩率根据浅槽隔离结构的宽度而变化。也就是说，位于较宽浅槽隔离结构中的氧化硅膜比位于较窄的浅槽隔离结构中的氧化硅膜更容易被致密化。
本发明的发明者利用SOD法在各种宽度的浅槽隔离结构内形成氧化硅膜，最终形成了作为元件隔离氧化膜的状态下，对元件隔离氧化膜从半导体衬底的表面算起的高度H和浅槽隔离结构的宽度W之间的关系进行了评价。评价结果的曲线图如图14所示。由图14可知，随着浅槽隔离结构的宽度W变窄，元件隔离氧化膜的高度H就变低。这是由于形成在宽度越窄的浅槽隔离结构中的元件隔离氧化膜越难以被致密化，因而在通过形成元件隔离氧化膜时的蚀刻，会使蚀刻氧化硅膜更好地得以蚀刻的缘故。
如上所述，元件隔离氧化膜的高度随浅槽隔离结构宽度的不同而不同这一特点，是造成形成于被浅槽隔离结构所包围的元件形成区域中的晶体管的栅极尺寸及电特性的偏差增大的原因。
如果氧化硅膜的致密化程度随浅槽隔离结构宽度的不同而不同，那么，影响到被浅槽隔离结构包围的元件形成区域的应力就会不同。本发明的发明者对元件形成区域的应力和相邻的浅槽隔离结构的宽度W之间的关系进行了评价。准备了将元件形成区域的图案和浅槽隔离结构的图案布置成线空间图案状而形成的图案作为试料，在形成浅槽隔离结构(STI)之后，再利用UV拉曼分光法测量了元件形成区域的应力。结果曲线图如图15所示。
如图15所示可知，如果与元件形成区域相邻的浅槽隔离结构比某一个值的宽度还要窄，那么，浅槽隔离结构的宽度W越窄，元件形成区域的应力就会变得越小。因此，即使是大小相同的MOS晶体管，MOS晶体管的电特性也会由于与元件形成区域相邻的浅槽隔离结构的宽度不同而不同。
在上述半导体器件中，能够利用随着浅槽隔离结构的宽度变窄，形成在浅槽隔离结构4、5、6中的氧化硅膜9(下层)的湿蚀刻速率加快这一性质，减小最终形成在各种宽度的浅槽隔离结构中的元件隔离氧化膜的压缩应力的偏差。
首先，氧化硅膜的湿蚀刻速率和浅槽隔离结构的宽度之间关系如图16所示。在进行该评价的时候，本发明的发明者在惰性气体环境中的温度相对较高的和温度相对较低的条件下分别对形成在各种宽度的浅槽隔离结构中的氧化硅膜进行退火处理，之后再测量所述已实施了退火处理的氧化硅膜的湿蚀刻速率。如图16所示可知，随着浅槽隔离结构的宽度变窄，形成在所述浅槽隔离结构中的氧化硅膜的湿蚀刻速率会加快。此外，还确认到了可通过改变退火温度来调整湿蚀刻速率。
如上所述，由于形成在宽度更窄的浅槽隔离结构中的氧化硅膜9(下层)的湿蚀刻速率更快，所以残留在宽度相对较窄的浅槽隔离结构中的氧化硅膜9的膜厚就比残留在宽度相对较宽的浅槽隔离结构中的氧化硅膜9的膜厚薄。所述氧化硅膜9的膜厚变薄的量就是通过HDP-CVD法形成的压缩应力较高的氧化硅膜10(上层)叠层在下层的氧化硅膜9上的厚度，最终形成在宽度相对较窄的浅槽隔离结构中的元件隔离氧化膜的压缩应力就被进一步提高。
如图17所示，在使用上述制造方法之前和之后，应力差缩小了。即最终形成在宽度相对较窄的浅槽隔离结构中的隔离氧化膜的压缩应力和最终形成在宽度相对较宽的浅槽隔离结构中的隔离氧化膜的压缩应力的差缩小了。结果，使作用在各种宽度的浅槽隔离结构4、5、6相邻的元件隔离区域1a、1b、1c的压缩应力的偏差减小，从而能够减小形成在各个元件形成区域1a、1b、1c的MOS晶体管T1、T2、T3的电特性的偏差。
(第二实施方式)
在所述半导体器件中，以利用SOD法形成聚硅氮烷膜为例，对形成在浅槽隔离结构中的氧化硅膜(下层)进行了说明。在第二实施方式中，以通过O3-TEOS形成氧化硅膜为例进行说明。
在所述图1所示的工序之后，如图18所示，通过使用了O3和TEOS的混合气体的CVD法，在将浅槽隔离结构4、5、6填充起来的状态下在半导体衬底1上形成氧化硅膜11。接着，如图19所示，在900～1100℃温度条件下的惰性气体环境中进行热处理，将氧化硅膜11致密化。此外，在进行所述热处理以前，也可以在300～900℃温度条件下的水蒸气环境中进行热处理。
接下来，如图20所示，以氮化硅膜3为蚀刻阻挡膜，通过CMP法除去位于氮化硅膜3上表面以上的氧化硅膜11的部分。由此，氧化硅膜11a、11b、11c分别留在了各自所对应的浅槽隔离结构4、5、6内部。接着，如图21所示，进行使用了稀氢氟酸(稀HF)或者缓冲氢氟酸(BHF)的湿蚀刻处理对氧化硅膜11进行蚀刻。
此时，如上所述，位于各自所对应的浅槽隔离结构4、5、6内部的氧化硅膜11a、11b、11c中，氧化硅膜11c的蚀刻速率最高，氧化硅膜11a的蚀刻速率最低。因此，对位于浅槽隔离结构4、5、6内部的氧化硅膜11a、11b、11c有选择地进行蚀刻，氧化硅膜11c的上表面的位置最低，而氧化硅膜11a的上表面的位置最高。
此时，氧化硅膜11a、11b、11c的湿蚀刻量，以位于槽宽相对较宽的浅槽隔离结构4的氧化硅膜11a的高度在氮化硅膜3与氧化硅膜2的界面以上，且高于元件隔离结构完成时的元件隔离氧化膜的高度为准。具体而言即是：最好是将完成时的元件隔离膜的高度设定为至少比半导体衬底1的表面高。这样设定是为了避免在万一元件隔离膜的表面低于半导体衬底1的表面位置的情况下出现以下问题：由于栅电极包围元件形成区域的端部所引起的逆窄沟道效应(InverseNarrowChannelEffect)问题、由于栅电极材料的蚀刻残渣残留在变低的部分(陷下的部分)所引起的问题。
接下来，如图22所示，利用HDP－CVD法在半导体衬底1上形成氧化硅膜10以覆盖氧化硅膜11a、11b、11c。通过利用HDP－CVD法，氧化硅膜10的密度就会变得比氧化硅膜11a、11b、11c的密度更高。此外，也可以在形成氧化硅膜10以后再进行热处理。
接下来，如图23所示，以氮化硅膜3为蚀刻阻止膜,利用CMP法将位于氮化硅膜3的上表面以上的氧化硅膜10的部分除去，从而将半导体衬底1的表面平坦化。如上所述，在浅槽隔离结构4内部，氧化硅膜10a残留在氧化硅膜11a上；在浅槽隔离结构5内部，氧化硅膜10b残留在氧化硅膜11b上；在浅槽隔离结构6内部，氧化硅膜10c残留在氧化硅膜11c上。
接下来，如图24所示，通过以氢氟酸(HF)或者缓冲氢氟酸(BHF)进行湿蚀刻，将氧化硅膜10a、10b、10c的一部分除去。此时进行的湿蚀刻，要保证位于浅槽隔离结构4内部的氧化硅膜10a无残留。
接下来，通过使用热磷酸(H3PO4)进行湿蚀刻，除去氮化硅膜3，再使用稀氢氟酸(HF)或者缓冲氢氟酸(BHF)进行湿蚀刻，除去氧化硅膜2。接着，利用热氧化法在半导体衬底1的表面上形成将成为进行离子注入时的屏蔽膜(screen film)的氧化硅膜(图中未示出)。然后，通过利用离子注入法进行阱注入或进行用以决定晶体管的阈值电压的规定的杂质离子注入。接着，通过再次使用稀氢氟酸(HF)或者缓冲氢氟酸(BHF)进行湿蚀刻，除去作为屏蔽膜的氧化硅膜。
接下来，形成规定膜厚的栅极氧化膜21(参照图26)。之后，在该栅极绝缘膜上形成规定的导电性膜(图中未示出)。如图25和图26所示，在该导电性膜上进行规定的照相制版及蚀刻以横切元件形成区域1a、1b、1c的状态下形成栅电极22；在夹着栅电极22的元件形成区域1a、1b、1c的一个区域和另一个区域，注入规定导电型的杂质离子。
如图27所示，在元件形成区域1a形成了包括源极、漏极区域23a、23b和栅电极22a的MOS晶体管T1；如图28所示，在元件形成区域1b形成了包括源极、漏极区域24a、24b和栅电极22b的MOS晶体管T2；如图29所示，在元件形成区域1c形成了包括源极、漏极区域25a、25b和栅电极22c的MOS晶体管T3。此外，在图27到图29的剖面图中，假想在图25所示的剖面线XXVII－XXVII、XXVIII－XXVIII以及XXIX－XXIX方向也相邻形成有与剖面线XXVI-XXVI方向上的宽度相等的浅槽隔离结构时，示出了浅槽隔离结构中的叠层构造。
在上述半导体器件中，利用O3-TEOS形成了氧化硅膜11作为形成在浅槽隔离结构4、5、6内的氧化硅膜(下层)。所述O3-TEOS系列氧化硅膜11也与上述的由聚硅氮烷膜形成的氧化硅膜9一样，形成在宽度更窄的浅槽隔离结构中的氧化硅膜11的湿蚀刻速率会更快。
如上所述，残留在宽度相对较窄的浅槽隔离结构中的氧化硅膜11的膜厚就比残留在宽度相对较宽的浅槽隔离结构中的氧化硅膜11的膜厚薄。所述氧化硅膜11的膜厚变薄的量就是利用HDP-CVD法形成的压缩应力较高的氧化硅膜10(上层)叠层在下层的氧化硅膜11上的厚度，最终形成在宽度相对较窄的浅槽隔离结构中的元件隔离氧化膜的压缩应力就被进一步提高。
如上所述，最终形成在宽度相对较窄的浅槽隔离结构中的元件隔离氧化膜的压缩应力和最终形成在宽度相对较宽的浅槽隔离结构中的元件隔离氧化膜的压缩应力的差被缩小，作用在各种宽度的浅槽隔离结构4、5、6所相邻的元件隔离区域1a、1b、1c的压缩应力的偏差就减小。结果可减小形成在各个元件形成区域1a、1b、1c的MOS晶体管T1、T2、T3的电特性的偏差。
此外，在上述各个实施方式中，以利用SOD法形成的聚硅氮烷膜和O3-TEOS系列氧化硅膜为例，对作为形成在浅槽隔离结构的氧化硅膜(下层)进行了说明。其中，作为埋入在浅槽隔离结构中的氧化硅膜并不限于上述这些氧化硅膜，只要是在温度约为1100℃的条件下进行退火处理，使膜厚变薄5％以上的绝缘膜，就可获得所希望的效果。
以上，以MOS晶体管为例，对形成在元件形成区域的半导体元件进行了说明，但并不限于MOS晶体管，只要是其工作情况受到作用于元件形成区域的应力影响的半导体元件皆可适用。使用具有上述浅槽隔离结构的元件隔离构造，就能够减小该半导体元件的电特性上的偏差。
以上所公开的实施方式仅是其中一例，并不仅限于上述例子。另外，本发明的申请范围并不仅限于上述的内容，而是等同于权利要求书中所述的内容。所以，除了上述说明的内容以外，还包括在权利要求书中所述的范围内对上述的说明进行的各种变更。
本半导体器件适用于具有所谓的STI构造的半导体器件。

Claims (11)

1.一种半导体器件，其特征在于，包括：
第一浅槽隔离结构，以第一宽度从半导体衬底的表面直到规定的深度而形成，以使其中夹入所述半导体衬底的第一区域；
第二浅槽隔离结构，以比所述第一宽度窄的第二宽度从所述半导体衬底的表面直到规定的深度而形成，以使其中夹入所述半导体衬底中的第二区域；以及
元件隔离绝缘膜，填埋所述第一浅槽隔离结构和所述第二浅槽隔离结构而形成，
其中，所述元件隔离绝缘膜包括：具有规定密度的第一绝缘膜；和密度比所述第一绝缘膜的密度高的第二绝缘膜，
所述半导体器件还包括：第三浅槽隔离结构，以比所述第二宽度窄的第三宽度从所述半导体衬底的表面直到规定的深度而形成，以使其中夹入所述半导体衬底中的第三区域，
所述元件隔离绝缘膜填埋所述第三浅槽隔离结构而形成，
在所述第三浅槽隔离结构中以将所述第二绝缘膜叠层在所述第一绝缘膜上的方式来埋入所述第一绝缘膜和所述第二绝缘膜，
填埋在所述第三浅槽隔离结构中的所述第二绝缘膜，比填埋在所述第二浅槽隔离结构中的所述第二绝缘膜厚，
填埋在所述第二浅槽隔离结构中的所述第一绝缘膜的上表面，比填埋在所述第三浅槽隔离结构中的所述第一绝缘膜的上表面高，并且填埋在所述第一浅槽隔离结构中的所述第一绝缘膜的上表面比填埋在所述第二浅槽隔离结构中的所述第一绝缘膜的所述上表面高，而且位于比所述半导体衬底的表面高的位置。
2.根据权利要求1所述的半导体器件，其特征在于：
所述第二绝缘膜对于规定的湿蚀刻液的湿蚀刻速率，比所述第一绝缘膜对于所述湿蚀刻液的湿蚀刻速率低。
3.根据权利要求1或2所述的半导体器件，其特征在于：
所述第二绝缘膜的基于规定热处理的膜收缩率，比所述第一绝缘膜的基于所述热处理的膜收缩率小。
4.根据权利要求1或2所述的半导体器件，其特征在于：
所述第一绝缘膜为涂布膜或是用臭氧-正硅酸乙酯形成的氧化硅膜，
所述第二绝缘膜为通过高密度等离子体化学气相沉积法形成的氧化硅膜。
5.根据权利要求1或2所述的半导体器件，其特征在于，还包括：
第一晶体管，具有第一栅电极且形成于所述第一区域；
第二晶体管，具有第二栅电极且形成于所述第二区域；以及
第三晶体管，具有第三栅电极且形成于所述第三区域。
6.一种半导体器件的制造方法，其特征在于，包括以下工序：
形成掩模材的工序，所述掩模材用于在半导体衬底的主表面上形成浅槽隔离结构；
以所述掩模材作为掩模，通过对所述半导体衬底进行蚀刻，同时形成第一浅槽隔离结构和第二浅槽隔离结构的工序，其中，所述第一浅槽隔离结构具有第一宽度和规定的深度，以使其中夹入所述半导体衬底的第一区域，所述第二浅槽隔离结构具有宽度比所述第一宽度窄的第二宽度和规定的深度，以使其中夹入所述半导体衬底的第二区域；
在所述半导体衬底上形成第一绝缘膜以填埋所述第一浅槽隔离结构和所述第二浅槽隔离结构的工序；
对所述第一绝缘膜进行退火处理的工序；
以使位于所述第一浅槽隔离结构和所述第二浅槽隔离结构的所述第一绝缘膜的部分保留的方式来将所述第一绝缘膜平坦化至所述掩模材表面的工序；
通过对分别保留在所述第一浅槽隔离结构和所述第二浅槽隔离结构中的所述第一绝缘膜的部分进行湿蚀刻处理来降低保留在所述第一浅槽隔离结构中的所述第一绝缘膜的上表面的位置，并且使保留在所述第二浅槽隔离结构中的所述第一绝缘膜的上表面的位置比保留在所述第一浅槽隔离结构中的所述第一绝缘膜的上表面的位置低的工序；
在所述半导体衬底上形成密度比经过退火处理后的所述第一绝缘膜的密度高的第二绝缘膜，以覆盖保留在所述第一浅槽隔离结构中的所述第一绝缘膜的部分和保留在所述第二浅槽隔离结构中的所述第一绝缘膜的部分的工序；
通过以不保留位于所述第一浅槽隔离结构中的所述第二绝缘膜的部分、即、在所述第一浅槽隔离结构的所述第一绝缘膜上没有叠层所述第二绝缘膜而保留位于所述第二浅槽隔离结构中的所述第二绝缘膜的部分的方式对所述第二绝缘膜进行蚀刻，来调整所述第二绝缘膜的高度的工序；以及
将所述掩模材除去的工序，
在降低所述第一绝缘膜上表面的位置的工序中，将保留在所述第一浅槽隔离结构中的所述第一绝缘膜的上表面调整为比所述半导体衬底的表面高。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，
形成所述第一浅槽隔离结构和所述第二浅槽隔离结构的工序还包括：形成具有比所述第二宽度窄的第三宽度和规定的深度的第三浅槽隔离结构，以使其中夹入所述半导体衬底的第三区域的工序；
在第一绝缘膜的形成工序中，所述第一绝缘膜填埋所述第三浅槽隔离结构而形成；
在将所述第一绝缘膜平坦化的工序中，以保留位于所述第三浅槽隔离结构中的所述第一绝缘膜的部分的方式来对所述第一绝缘膜进行平坦化；
在降低所述第一绝缘膜上表面的位置的工序中，使保留在所述第三浅槽隔离结构中的所述第一绝缘膜上表面的位置，比保留在所述第二浅槽隔离结构中的所述第一绝缘膜上表面的位置低；
在调整所述第二绝缘膜的高度的工序中，将保留在所述第三浅槽隔离结构中的所述第二绝缘膜的部分的膜厚调整为比保留在所述第二浅槽隔离结构中的所述第二绝缘膜的部分的膜厚更厚。
8.根据权利要求6或7所述的半导体器件的制造方法，其特征在于：
所述第二绝缘膜对于规定的湿蚀刻液的湿蚀刻速率，比所述第一绝缘膜对于所述湿蚀刻液的湿蚀刻速率低。
9.根据权利要求6或7所述的半导体器件的制造方法，其特征在于：
所述第二绝缘膜的基于规定的热处理的膜收缩率，比所述第一绝缘膜的基于所述热处理的膜收缩率小。
10.根据权利要求6或7所述的半导体器件的制造方法，其特征在于：
在形成所述第一绝缘膜的工序中，将涂布膜或用臭氧-正硅酸乙酯形成的氧化硅膜作为所述第一绝缘膜来形成，
在形成所述第二绝缘膜的工序中，将通过高密度等离子体化学气相沉积法形成的氧化硅膜作为所述第二绝缘膜来形成。
11.根据权利要求7所述的半导体器件的制造方法，其特征在于：
在调整所述第二绝缘膜高度的工序之后，包括以下工序：
在所述第一区域形成具有第一栅电极的第一晶体管的工序；
在所述第二区域形成具有第二栅电极的第二晶体管的工序；以及
在所述第三区域形成具有第三栅电极的第三晶体管的工序。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8114756B1 (en) * 2010-08-04 2012-02-14 Spansion Llc Method and manufacture for high voltage gate oxide formation after shallow trench isolation formation
JP5670777B2 (ja) * 2011-02-10 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN102693932B (zh) * 2011-03-23 2014-06-11 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
US8748989B2 (en) * 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
CN103579116B (zh) * 2012-08-10 2017-05-31 南亚科技股份有限公司 在基底中制作多个沟槽的方法
US8785907B2 (en) * 2012-12-20 2014-07-22 Intel Corporation Epitaxial film growth on patterned substrate
KR102013842B1 (ko) 2013-02-08 2019-08-26 삼성전자주식회사 반도체 소자의 제조 방법
US9082654B2 (en) 2013-05-30 2015-07-14 Rohm Co., Ltd. Method of manufacturing non-volatile memory cell with simplified step of forming floating gate
JP2015050375A (ja) * 2013-09-03 2015-03-16 株式会社東芝 半導体装置の製造方法
US9196728B2 (en) * 2013-12-31 2015-11-24 Texas Instruments Incorporated LDMOS CHC reliability
JP2015204443A (ja) * 2014-04-16 2015-11-16 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
US20150340274A1 (en) * 2014-05-23 2015-11-26 GlobalFoundries, Inc. Methods for producing integrated circuits with an insultating layer
JP6588028B2 (ja) * 2014-10-31 2019-10-09 新電元工業株式会社 半導体装置の製造方法及びレジストガラス
US9761658B2 (en) 2014-12-30 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation structure with raised portion between active areas and manufacturing method thereof
US9419015B1 (en) * 2015-03-13 2016-08-16 Globalfoundries Inc. Method for integrating thin-film transistors on an isolation region in an integrated circuit and resulting device
CN106340455B (zh) * 2015-07-06 2021-08-03 联华电子股份有限公司 半导体元件及其制作方法
CN105448807B (zh) * 2015-11-20 2017-11-10 浙江正邦电子股份有限公司 一种半导体器件芯片对通隔离制造工艺
US9935000B2 (en) * 2016-02-29 2018-04-03 Intel Corporation Slit stress modulation in semiconductor substrates
CN107481933B (zh) * 2016-06-08 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US10141305B2 (en) * 2016-09-15 2018-11-27 Qualcomm Incorporated Semiconductor devices employing field effect transistors (FETs) with multiple channel structures without shallow trench isolation (STI) void-induced electrical shorts
US9824934B1 (en) * 2016-09-30 2017-11-21 International Business Machines Corporation Shallow trench isolation recess process flow for vertical field effect transistor fabrication
CN108346699B (zh) * 2017-01-23 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
US10354924B2 (en) * 2017-08-30 2019-07-16 Macronix International Co., Ltd. Semiconductor memory device and method of manufacturing the same
JP2017224857A (ja) * 2017-09-13 2017-12-21 ローム株式会社 半導体装置および半導体装置の製造方法
KR102550651B1 (ko) * 2018-06-22 2023-07-05 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN109300784A (zh) * 2018-09-30 2019-02-01 上海华力集成电路制造有限公司 半导体器件的介电层化学机械研磨方法
JP2020167358A (ja) * 2019-03-29 2020-10-08 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び固体撮像装置の製造方法
CN112802796A (zh) * 2019-11-13 2021-05-14 长鑫存储技术有限公司 浅沟槽隔离结构及其形成方法、掩膜结构
CN114823675A (zh) * 2021-01-29 2022-07-29 长鑫存储技术有限公司 半导体器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101231967A (zh) * 2007-01-26 2008-07-30 联华电子股份有限公司 半导体元件的浅沟槽隔离层及其制作方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114362A (ja) 1998-10-02 2000-04-21 Nec Corp 半導体装置の製造方法
JP2000183150A (ja) 1998-12-11 2000-06-30 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2001203263A (ja) 2000-01-20 2001-07-27 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2001244328A (ja) 2000-02-29 2001-09-07 Denso Corp 半導体装置の製造方法
JP2003031650A (ja) * 2001-07-13 2003-01-31 Toshiba Corp 半導体装置の製造方法
KR100428805B1 (ko) * 2001-08-09 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
KR100443126B1 (ko) * 2002-08-19 2004-08-04 삼성전자주식회사 트렌치 구조물 및 이의 형성 방법
JP2004311487A (ja) * 2003-04-02 2004-11-04 Hitachi Ltd 半導体装置の製造方法
US6869860B2 (en) * 2003-06-03 2005-03-22 International Business Machines Corporation Filling high aspect ratio isolation structures with polysilazane based material
US20040248375A1 (en) * 2003-06-04 2004-12-09 Mcneil John Trench filling methods
GB0312796D0 (en) * 2003-06-04 2003-07-09 Trikon Technologies Ltd Trench filling methods
KR100512939B1 (ko) * 2003-07-10 2005-09-07 삼성전자주식회사 트렌치 소자분리 방법
JP2005166700A (ja) * 2003-11-28 2005-06-23 Toshiba Corp 半導体装置及びその製造方法
JP2006156471A (ja) * 2004-11-25 2006-06-15 Toshiba Corp 半導体装置および半導体装置の製造方法
US7682927B2 (en) * 2005-03-25 2010-03-23 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JP2007142311A (ja) 2005-11-22 2007-06-07 Toshiba Corp 半導体装置及びその製造方法
US7268057B2 (en) * 2005-03-30 2007-09-11 Micron Technology, Inc. Methods of filling openings with oxide, and methods of forming trenched isolation regions
JP5116229B2 (ja) * 2005-09-09 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
JP2007281300A (ja) 2006-04-10 2007-10-25 Toshiba Corp 半導体装置およびその製造方法
JP4751232B2 (ja) * 2006-04-21 2011-08-17 株式会社東芝 不揮発性半導体記憶装置
JP2007335807A (ja) 2006-06-19 2007-12-27 Toshiba Corp 半導体装置の製造方法
JP4291343B2 (ja) * 2006-08-23 2009-07-08 エルピーダメモリ株式会社 半導体装置の製造方法
JP2008311244A (ja) * 2007-06-12 2008-12-25 Panasonic Corp 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101231967A (zh) * 2007-01-26 2008-07-30 联华电子股份有限公司 半导体元件的浅沟槽隔离层及其制作方法

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