CN109300784A - 半导体器件的介电层化学机械研磨方法 - Google Patents

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于明非
林旭
陈建勋
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Abstract

本发明涉及一种半导体器件的介电层化学机械研磨方法,涉及半导体集成电路制造技术,所述半导体器件包括衬底,衬底上包括介电层,且所述衬底上第一区域内的介电层内金属线坯的间隙不等于第二区域内的介电层内金属线坯的间隙,该方法包括在所述第二区域的介电层上淀积光罩层,以所述光罩层为掩膜向所述第一区域内掺杂金属离子;去除所述光罩层;以及步骤S3:使用化学机械研磨液对所述介电层进行化学机械研磨,以调配介电层内金属线坯的间隙不同的区域之间的研磨速度,进而使器件电性开启电压匹配。

Description

半导体器件的介电层化学机械研磨方法
技术领域
本发明涉及一种半导体集成电路制造技术,尤其涉及一种半导体器件的介电层化学机械研磨方法。
背景技术
在半导体集成电路制造技术中,高k介质/金属栅(high k/metal gate)制程开发越来越引起重视,其中介电层化学机械研磨是其关键步骤之一。
请参阅图1,图1为一半导体器件的示意图。如图1所示,半导体器件包括衬底110,衬底上包括栅极结构120及介电层130。如图1所示,第一区域140内的栅极结构120比较密集,也即第一区域140内的介电层内金属线坯的间隙较小,线宽较小;而第二区域150内的栅极结构120比较稀疏,也即第二区域150内的介电层内金属线坯的间隙较大,线宽较大。
目前,介电层化学机械研磨过程会使介电层内金属线坯的间隙不同的区域内的研磨速度不同,而导致下制成的金属化学机械研磨后介电层内金属线坯的间隙不同的区域内的栅极结构高度不一样,而导致器件电性开启电压的不匹配。如图2所示,介电层化学机械研磨后第二区域150内的介电层较第一区域140内的介电层薄。如图3所示,下制成的金属化学机械研磨后,第二区域150内的栅极结构较第一区域140内的栅极结构低。
为了解决这种问题,可以使研磨速度快的区域减少研磨时间,但这常常提高了金属残留的风险。
发明内容
本发明之一目的在于提供一种半导体器件的介电层化学机械研磨方法,其中,所述半导体器件包括衬底,衬底上包括介电层,且所述衬底上第一区域内的介电层内金属线坯的间隙不等于第二区域内的介电层内金属线坯的间隙,本发明提供的半导体器件的介电层化学机械研磨方法,包括:步骤S1:在所述第二区域的介电层上淀积光罩层,以所述光罩层为掩膜向所述第一区域内掺杂金属离子;步骤S2:去除所述光罩层;以及步骤S3:使用化学机械研磨液对所述介电层进行化学机械研磨。
更进一步的,更包括步骤S4:进行下制成的金属化学机械研磨,且下制成的金属化学机械研磨后,所述第二区域内的栅极结构的高度等于所述第一区域内的栅极结构的高度。
更进一步的,所述化学机械研磨液的特性为:SiN removal rate<<OX removalrate,则所述第一区域内的介电层内金属线坯的间隙小于所述第二区域内的介电层内金属线坯的间隙,在所述第二区域的介电层上淀积所述光罩层,以所述光罩层为掩膜向所述第一区域内掺杂金属离子。
更进一步的,所述第一区域内的介电层内金属线坯的间隙为a,且a≤0.3um。
更进一步的,所述化学机械研磨液的特性为:SiN removal rate>>OX removalrate,则所述第一区域内的介电层内金属线坯的间隙大于所述第二区域内的介电层内金属线坯的间隙,在所述第二区域的介电层上淀积所述光罩层,以所述光罩层为掩膜向所述第一区域内掺杂金属离子。
更进一步的,所述第一区域内的介电层内金属线坯的间隙为a,且a>0.3um。
更进一步的,所述金属离子为磷(P)或硼(B)离子。
本发明一实施例,通过向衬底上部分区域的介电层中掺杂金属离子,以调配介电层内金属线坯的间隙不同的区域之间的研磨速度,而使下制成的金属化学机械研磨后,介电层内金属线坯的间隙不同的区域之间的栅极结构高度一致,进而使器件电性开启电压匹配。
附图说明
图1为一半导体器件示意图。
图2为现有技术的介电层化学机械研磨过程示意图。
图3为现有技术的介电层化学机械研磨过程示意图。
图4为本发明一实施例的介电层化学机械研磨方法流程图。
图5为本发明一实施例的介电层化学机械研磨过程示意图。
图6为本发明一实施例的介电层化学机械研磨过程示意图。
图7为本发明一实施例的介电层化学机械研磨过程示意图。
图8为本发明一实施例的介电层化学机械研磨过程示意图。
图9为本发明一实施例的介电层化学机械研磨效果示意图。
具体实施方式
下面将结合附图,对本发明中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例,都属于本发明保护的范围。
本发明一实施例中,提供一种半导体器件的介电层化学机械研磨方法,其中,该半导体器件包括衬底,衬底上包括介电层,且衬底上第一区域内的介电层内金属线坯的间隙不等于第二区域内的介电层内金属线坯的间隙。以图1中的半导体器件为例,第一区域140内的介电层内金属线坯的间隙小于第二区域150内的介电层内金属线坯的间隙。本发明提供的半导体器件的介电层化学机械研磨方法,也适用于第一区域140内的介电层内金属线坯的间隙大于第二区域150内的介电层内金属线坯的间隙的情形。
具体的,请参阅图4,图4为本发明一实施例的一种介电层化学机械研磨方法的流程图。如图2所示,该方法包括:
步骤S1:在第二区域的介电层上淀积光罩层,以光罩层为掩膜向第一区域内掺杂金属离子;
步骤S2:去除所述光罩层;
步骤S3:使用化学机械研磨液对介电层进行化学机械研磨。
具体的,对于步骤S1:在第二区域的介电层上淀积光罩层,以光罩层为掩膜向第一区域内掺杂金属离子。请参阅图5,图5为本发明一实施例的介电层化学机械研磨过程示意图。如图5所示,在第二区域150的介电层130上淀积光罩层310,然后以光罩层310为向第一区域140内掺杂金属离子,得到如图6所示掺杂金属离子后的介电层示意图。之后进行介电层化学机械研磨,得到如图7所示的本发明一实施例的介电层化学机械研磨过程示意图,如图7所示,介电层化学机械研磨后第二区域150内的介电层的厚度等于第一区域140内的介电层的厚度。更进一步的,介电层化学机械研磨方法还包括步骤S4:进行下制成的金属化学机械研磨,且下制成的金属化学机械研磨后,第二区域内的栅极结构的高度等于第一区域内的栅极结构的高度。如图8所示的本发明一实施例的介电层化学机械研磨过程示意图,如图8所示,下制成的金属化学机械研磨后,第二区域150内的栅极结构120的高度等于第一区域140内的栅极结构120的高度。
如此,通过向衬底上部分区域的介电层中掺杂金属离子,以调配介电层内金属线坯的间隙不同的区域之间的研磨速度,而使下制成的金属化学机械研磨后,介电层内金属线坯的间隙不同的区域之间的栅极结构高度一致,进而使器件电性开启电压匹配。
在本发明一实施例中,向第一区域内掺杂磷(P)或硼(B)离子。因目前的化学研磨液体对于磷(P)或硼(B)元素会有加速研磨的效果,因此可以通过向介电层中掺杂磷(P)或硼(B)元素来加速研磨速度较慢的区域,而调配介电层上不同区域的研磨速度,进而降低不同间隙介电层厚度的负载,最终达到栅极结构高度一致,器件电性开启电压匹配。
在本发明一实施例中,化学机械研磨液的特性为:SiN removal rate<<OXremoval rate,则第一区域内的介电层内金属线坯的间隙小于第二区域内的介电层内金属线坯的间隙,在第二区域的介电层上淀积光罩层,以光罩层为掩膜向第一区域内掺杂金属离子。如图5所示,第一区域140内的介电层内金属线坯的间隙小于第二区域150内的介电层内金属线坯的间隙,在第二区域150的介电层130上淀积光罩层310,然后以光罩层310为向第一区域140内掺杂金属离子,如磷(P)或硼(B)离子,以加速第一区域140内介电层内金属线坯的研磨速度,使研磨过程中第一区域内的介电层内厚度和第二区域内的介电层的厚度随时间变化一致,如图9所示的介电层化学机械研磨效果示意图,同一时间点,第一区域内的介电层内厚度等于第二区域内的介电层厚度。更进一步的,在本发明一实施例中,第一区域内的介电层内金属线坯的间隙为a,且a≤0.3um。
在本发明另一实施例中,化学机械研磨液的特性为:SiN removal rate>>OXremoval rate,则第一区域内的介电层内金属线坯的间隙大于第二区域内的介电层内金属线坯的间隙,在第二区域的介电层上淀积光罩层,以光罩层为掩膜向第一区域内掺杂金属离子。也即向介电层内金属线坯的间隙较大的区域内掺杂磷(P)或硼(B)离子,以加速第一区域140内介电层内金属线坯的研磨速度,使研磨过程中第一区域内的介电层内厚度和第二区域内的介电层的厚度随时间变化一致。更进一步的,在本发明一实施例中,第一区域内的介电层内金属线坯的间隙为a,且a>0.3um。
在本发明一实施例中,上述提到的“等于”和“一致”可有一定的误差,在本发明一实施例中,该误差为5%;较佳的,为10%;更优的,为20%。
如此,在本发明一实施例中,通过向衬底上部分区域的介电层中掺杂金属离子,以调配介电层内金属线坯的间隙不同的区域之间的研磨速度,而使下制成的金属化学机械研磨后,介电层内金属线坯的间隙不同的区域之间的栅极结构高度一致,进而使器件电性开启电压匹配。
最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (7)

1.一种半导体器件的介电层化学机械研磨方法,其中,所述半导体器件包括衬底,衬底上包括介电层,且所述衬底上第一区域内的介电层内金属线坯的间隙不等于第二区域内的介电层内金属线坯的间隙,其特征在于,包括:
步骤S1:在所述第二区域的介电层上淀积光罩层,以所述光罩层为掩膜向所述第一区域内掺杂金属离子;
步骤S2:去除所述光罩层;以及
步骤S3:使用化学机械研磨液对所述介电层进行化学机械研磨。
2.根据权利要求1所述的半导体器件的介电层化学机械研磨方法,其特征在于,更包括步骤S4:进行下制成的金属化学机械研磨,且下制成的金属化学机械研磨后,所述第二区域内的栅极结构的高度等于所述第一区域内的栅极结构的高度。
3.根据权利要求1所述的半导体器件的介电层化学机械研磨方法,其特征在于,所述化学机械研磨液的特性为:SiN removal rate<<OX removal rate,则所述第一区域内的介电层内金属线坯的间隙小于所述第二区域内的介电层内金属线坯的间隙,在所述第二区域的介电层上淀积所述光罩层,以所述光罩层为掩膜向所述第一区域内掺杂金属离子。
4.根据权利要求3所述的半导体器件的介电层化学机械研磨方法,其特征在于,所述第一区域内的介电层内金属线坯的间隙为a,且a≤0.3um。
5.根据权利要求1所述的半导体器件的介电层化学机械研磨方法,其特征在于,所述化学机械研磨液的特性为:SiN removal rate>>OX removal rate,则所述第一区域内的介电层内金属线坯的间隙大于所述第二区域内的介电层内金属线坯的间隙,在所述第二区域的介电层上淀积所述光罩层,以所述光罩层为掩膜向所述第一区域内掺杂金属离子。
6.根据权利要求5所述的半导体器件的介电层化学机械研磨方法,其特征在于,所述第一区域内的介电层内金属线坯的间隙为a,且a>0.3um。
7.根据权利要求1、3或5任一项所述的半导体器件的介电层化学机械研磨方法,其特征在于,所述金属离子为磷(P)或硼(B)离子。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041436A (ko) * 1998-12-22 2000-07-15 김영환 반도체소자의 화학적 기계적 평탄화방법
KR20010064084A (ko) * 1999-12-24 2001-07-09 박종섭 폴리머계 저유전율 층간절연막의 새로운 화학적·기계적평탄화 방법
US6284660B1 (en) * 1999-09-02 2001-09-04 Micron Technology, Inc. Method for improving CMP processing
US6617251B1 (en) * 2001-06-19 2003-09-09 Lsi Logic Corporation Method of shallow trench isolation formation and planarization
CN105355540A (zh) * 2009-05-08 2016-02-24 瑞萨电子株式会社 半导体器件及其制造方法
CN105931982A (zh) * 2015-02-26 2016-09-07 台湾积体电路制造股份有限公司 制造浅沟槽隔离的方法以及使用浅沟槽隔离的半导体结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041436A (ko) * 1998-12-22 2000-07-15 김영환 반도체소자의 화학적 기계적 평탄화방법
US6284660B1 (en) * 1999-09-02 2001-09-04 Micron Technology, Inc. Method for improving CMP processing
KR20010064084A (ko) * 1999-12-24 2001-07-09 박종섭 폴리머계 저유전율 층간절연막의 새로운 화학적·기계적평탄화 방법
US6617251B1 (en) * 2001-06-19 2003-09-09 Lsi Logic Corporation Method of shallow trench isolation formation and planarization
CN105355540A (zh) * 2009-05-08 2016-02-24 瑞萨电子株式会社 半导体器件及其制造方法
CN105931982A (zh) * 2015-02-26 2016-09-07 台湾积体电路制造股份有限公司 制造浅沟槽隔离的方法以及使用浅沟槽隔离的半导体结构

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