JP2015204443A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体基板に転位欠陥を生じさせることなく、幅の異なる素子分離溝を形成する。
【解決手段】半導体基板１に形成された第１の幅Ｗ１を有する第１素子分離溝３と、半導体基板１に形成され第１の幅Ｗ１よりも広い第３の幅Ｗ３を有する第３素子分離溝５と、第１及び第３素子分離溝３，５の各々の側面および底面を覆う第１絶縁膜６と、第１絶縁膜６の表面を覆って第１及び第３素子分離溝３，５の各々を埋設する第２絶縁膜７とを備える。第１素子分離溝３の側面及び底面を覆う第１絶縁膜６の膜厚比と、第３素子分離溝５の側面及び底面を覆う第１絶縁膜６の膜厚比は、互いに等しい。本発明によれば、第１絶縁膜６が半導体基板１に対する応力印加のバリヤ膜となることから、半導体基板１に発生する転位欠陥を回避することが可能となる。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特にアスペクト比（溝幅に対する溝深さの比）が異なる複数の素子分離溝を有する半導体装置及びその製造方法に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体装置では、隣接する素子の間に絶縁膜（素子分離絶縁膜）を設け、これによって素子間の絶縁を確保するようにしている。素子分離絶縁膜は、半導体基板に設けた溝（素子分離溝）の中に絶縁膜を埋め込むことによって形成されるが、近年の微細化の進展に伴って素子分離溝のアスペクト比が大きくなっており、素子分離溝内に絶縁膜を確実に埋め込むことが難しくなっている。
アスペクト比の大きい素子分離溝の中にも確実に絶縁膜を埋め込むことのできる方法として知られているのが、ポリシラザンを用いたＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）法である。特許文献１および特許文献２には、ＳＯＤ法により素子分離溝を埋設する方法が開示されている。まず初めに、溝が形成された半導体基板の表面にポリシラザン含有原料を、スピンコーティング法によって塗布しＳＯＤ膜を成膜する。スピンコーティング法において用いるポリシラザン含有原料は液状であり、高い流動性を有している。このため、ＳＯＤ膜はアスペクト比の大きい素子分離溝の中にもよく浸入する。次いで、酸化アニール処理を行うことにより、ＳＯＤ膜を改質し、硬化する。以上の工程により、ＳＯＤ法による素子分離絶縁膜が完成する。
また、特許文献３には、ＳＯＤ法により素子分離溝を埋設する第１絶縁膜を形成した後、幅の狭い溝に埋設された第１絶縁膜をリセスし、流動性を有さないＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法により形成する第２絶縁膜でリセス空間を埋設する素子分離絶縁膜の形成方法が開示されている。
特許文献４には、素子分離溝をＨＤＰ−ＣＶＤ膜で完全に埋設した後、表面に形成される凹凸をＳＯＤ膜で埋設し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により表面を平坦化する素子分離絶縁膜の形成方法が開示されている。
一方、特許文献５には、ＳＯＤ膜に代えて流動性ＣＶＤ（Ｆｌｏｗａｂｌｅ ＣＶＤ）法が提案されている。流動性ＣＶＤ法による埋設は、原料として有機シランや有機シロキサンを用い、流動性のあるシリコン化合物（主にシラノール（Ｓｉ（ＯＨ）４）膜をＣＶＤ法で成膜した後、酸化反応で酸化シリコン膜へと改質させる方法である。流動性のあるシリコン化合物膜は、ＳＯＤ膜と同様に狭スペースへと浸入できるため埋設性に優れ、ボイドが生じにくいという利点がある。特許文献５には、幅の異なる素子分離溝を流動性ＣＶＤ膜とＨＤＰ膜とで埋設する方法が開示されている。具体的には、幅の狭い溝を完全に埋設し幅の広い溝を完全に埋設しないように、流動性ＣＶＤ法により流動性ＣＶＤ膜を形成した後、形成された流動性ＣＶＤ膜に対して酸化アニール処理を行い、さらに埋設されていない幅の広い溝をＨＤＰ膜で完全に埋設する方法が示されている。
特開平１１−３０７６２６号公報 特開２００５−０４５２３０号公報 特開２０１０−２６３１２９号公報 特開２００５−２８５８１８号公報 特開２０１２−２３１００７号公報
上記特許文献１乃至３に記載されたＳＯＤ法では、半導体基板上にＳＯＤ膜を形成した後、酸化アニール処理を施すとＳＯＤ膜が堆積収縮するために収縮応力が発生する。微細化された半導体装置では、この収縮応力に起因して半導体基板に転位結晶欠陥が発生し、半導体装置の動作を阻害する問題がある。
また、特許文献４に記載されたＨＤＰ−ＣＶＤ膜では、素子分離溝の幅が狭くなると、溝を完全に埋設することが困難となり溝内にボイドが形成される問題がある。
さらに、特許文献５に記載された流動性ＣＶＤ膜とＨＤＰ膜で素子分離溝を埋設する方法であっても、ＳＯＤ膜の場合と同様に、半導体基板内に転位と呼ばれる結晶欠陥が生じる可能性がある。具体的に説明すると、流動性ＣＶＤ膜の酸化アニール処理では、酸化アニール処理の前後において流動性ＣＶＤ膜の体積収縮が発生する。流動性ＣＶＤ膜の体積が収縮する際には半導体基板の内部に応力が発生し、この応力によって、半導体基板内に転位欠陥が発生しやすくなる。この転位欠陥は、半導体基板に隣接して対向する各々の素子分離溝の幅が異なるほど発生しやすくなる。すなわち半導体基板を中心にして両側に発生する収縮応力が不均衡になるほど半導体基板に対して一方的な応力が加わることとなる。この結果、半導体基板自体の弾性変形の臨界点を超えると転位欠陥が発生する。
半導体基板の転位欠陥は、電流リークの原因となり半導体装置の正常動作を阻害する。したがって、半導体基板に転位欠陥を生じさせることなく、幅の異なる素子分離溝に確実に素子分離絶縁膜が埋設された半導体装置およびその製造方法が求められている。
本発明の一側面による半導体装置は、半導体基板に形成された第１の幅を有する第１素子分離溝と、前記半導体基板に形成され、前記第１の幅よりも広い第３の幅を有する第３素子分離溝と、前記第１及び第３素子分離溝の各々の側面および底面を覆う第１絶縁膜と、前記第１絶縁膜の表面を覆って前記第１及び第３素子分離溝の各々を埋設する第２絶縁膜と、を備え、前記第１素子分離溝の前記側面及び前記底面を覆う前記第１絶縁膜の膜厚比は、前記第３素子分離溝の前記側面及び前記底面を覆う前記第１絶縁膜の膜厚比と等しいことを特徴とする。
本発明の他の側面による半導体装置は、半導体基板に形成された第１の幅を有する第１素子分離溝と、前記半導体基板に形成され、前記第１の幅よりも広い第２の幅を有する第２素子分離溝と、前記半導体基板に形成され、前記第２の幅よりも広い第３の幅を有する第３素子分離溝と、前記第１乃至第３素子分離溝の各々の側面および底面を覆う第１絶縁膜と、前記第１絶縁膜の表面を覆って前記第１乃至第３素子分離溝の各々を埋設する第２絶縁膜と、を備え、前記第１乃至第３素子分離溝の前記側面をそれぞれ覆う前記第１絶縁膜の膜厚と、前記第１乃至第３素子分離溝の前記底面をそれぞれ覆う前記第１絶縁膜の膜厚の比率は、いずれも１：１０以上であることを特徴とする。
本発明による半導体装置の製造方法は、半導体基板の一主面にマスク膜を形成するマスク膜形成工程と、前記マスク膜をマスクとして第１の幅を有する第１素子分離溝、前記第１の幅より大きい第３の幅を有する第３素子分離溝を前記半導体基板に形成する素子分離溝形成工程と、前記第１及び第３素子分離溝の側面および底面を覆うように第１絶縁膜をＨＤＰ−ＣＶＤ法により形成する第１絶縁膜形成工程と、前記第１絶縁膜を介して前記第１及び第３素子分離溝を埋めるように流動性薄膜を形成する流動性薄膜形成工程と、前記流動性薄膜を酸化アニール処理により第２絶縁膜に変換する第２絶縁膜形成工程と、前記半導体基板の上面より上方に形成されている前記第２絶縁膜、前記第１絶縁膜および前記マスク膜を除去する素子分離絶縁膜形成工程と、を備え、前記第１絶縁膜形成工程においては、前記第１素子分離溝の前記側面及び前記底面を覆う前記第１絶縁膜の膜厚比と、前記第３素子分離溝の前記側面及び前記底面を覆う前記第１絶縁膜の膜厚比が等しくなるよう、前記第１絶縁膜を形成することを特徴とする。
本発明によれば、応力変化の大きい第２絶縁膜の形成段階で、いずれの素子分離溝においても底部コーナー部が第１絶縁膜で保護される構成となっているので、第２絶縁膜の形成に起因して応力が発生しても、第１絶縁膜が半導体基板に対する応力印加のバリヤ膜となるように機能する。あるいは、第１絶縁膜が半導体基板に対して印加される第２絶縁膜起因の応力を打ち消すように機能する。これにより、半導体基板に発生する転位欠陥を回避することが可能となる。
図１（ａ）、（ｂ）は、本発明の好ましい実施の形態による半導体装置を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 図２（ａ）〜（ｃ）は、本発明の好ましい実施の形態による半導体装置を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）は断面図である。 図３は、本発明の好ましい実施の形態による半導体装置の製造方法の工程を示す工程断面図である。 図４は、本発明の好ましい実施の形態による半導体装置の製造方法の工程を示す工程断面図である。 図５は、本発明の好ましい実施の形態による半導体装置の製造方法の工程を示す工程断面図である。 図６は、本発明の好ましい実施の形態による半導体装置の製造方法の工程を示す工程断面図である。 図７は、本発明の好ましい実施の形態による半導体装置の製造方法の工程を示す工程断面図である。 図８は、本発明の好ましい実施の形態による半導体装置の製造方法の工程を示す工程断面図である。 図９は、本発明の好ましい実施の形態による半導体装置を示す断面図である。 図１０は、本発明の好ましい実施の形態による半導体装置の断面を走査型電子顕微鏡で観察した一例である。
（実験結果）
以下、本発明の実施形態を説明する前に、本発明者が自ら実施した実験検討結果に基づいて得た知見について説明する。
本発明者は、一般的に用いられている半導体装置の中でも、特に微細なパターンが必要とされるＤＲＡＭにおける素子分離領域の形成方法について種々検討を行ってきた。周知のように、ＤＲＡＭでは、最先端の微細パターンを有し複数の同一パターンが繰り返し整列して配置されるメモリセル領域と、メモリセルを制御又は駆動するための周辺回路領域を有している。さらに、周辺回路領域には、メモリセルよりもやや緩いルールのパターンからなる直接周辺回路が配置される直接周辺回路領域と、直接周辺回路よりも大きいパターンからなる電源系回路などが配置される間接周辺回路領域と、が含まれている。したがって、占有面積の異なる３つのパターンに大別される。半導体装置の微細化に伴って、素子分離領域は半導体基板に形成した溝を絶縁膜で埋設するＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法が主流となっている。
当初、本発明者は、より微細な素子分離領域に対応するために、特許文献３と同様な方法を用い、メモリセル領域の微細なＳＴＩについては流動性を有するＳＯＤ膜で完全に埋設し、ＳＯＤ膜で埋設できない幅の広い直接周辺回路領域や間接周辺回路領域のＳＴＩについてはＨＤＰ酸化膜で埋設するハイブリッド構造の素子分離法を検討した。しかし、前述のようにＳＯＤ膜を素子分離絶縁膜として用いると、酸化アニール処理時の堆積収縮に起因して半導体基板に転位欠陥が発生する問題を知見した。結晶欠陥は、接合リーク電流を発生させトランジスタの正常動作を阻害する原因となる。これにより、半導体装置の信頼性保証が困難となることから、上記方式は採用することができない。
また、本発明者は、ＳＯＤ膜よりも堆積収縮が少ない流動性ＣＶＤ法で形成する流動性ＣＶＤ膜とＨＤＰ酸化膜とのハイブリッド構造についても検討した。しかし、この方式においても転位欠陥が発生することを知見した。発明者の検討によれば、この転位欠陥はメモリセル領域および間接周辺回路領域には発生せずに、直接周辺回路領域にのみ発生していることが明らかとなった。直接周辺回路領域では、活性領域を挟んで対向する素子分離領域の幅が異なっており、流動性ＣＶＤ膜を酸化アニール処理する際に発生する収縮応力が左右で不均衡になることと、活性領域の幅が間接周辺回路領域ほど大きくないため機械的強度が不足し応力に対して脆弱になっていること、が原因として推察された。メモリセル領域の活性領域は、直接周辺回路領域の活性領域よりもさらに狭く応力に対して脆弱であるが、収縮応力が左右で均衡しているため転位欠陥は発生しない。また、間接周辺回路領域では活性領域の幅が直接周辺回路領域に比べて大きいために機械的強度も大きく応力の影響を受けにくいものと推察される。
本発明者は、転位欠陥の発生を回避するため、ＳＯＤ膜や流動性ＣＶＤ膜の成膜条件や、酸化アニール条件などを種々検討した。しかし、転位欠陥の発生数を軽減できる条件はあるものの、皆無にする条件は見出せなかった。すなわち、流動性薄膜を先に形成して酸化アニール処理を施し、その後ＨＤＰ酸化膜を形成するハイブリッド構成では転位欠陥の発生を皆無にすることは困難であるという結論に達した。さらに、転位欠陥の発生状況を詳細に観察すると、転位欠陥の発生位置が素子分離領域に隣接する活性領域の端部の位置と密接な関連のあることを見出した。
上記の事実から、転位欠陥は、流動性薄膜の酸化アニール処理によって発生する収縮応力が素子分離領域の底面コーナー部に接する活性領域端部に集中する結果、活性領域の端部を起点として発生するものと考察した。したがって、転位欠陥の発生を回避するためには、素子分離領域の底面コーナー部に接する活性領域の端部に応力が集中しない素子分離膜の構成にすれば良い、と考えた。この結果、非流動性の絶縁膜からなる第１絶縁膜を先に形成して素子分離領域の側面と底面とを覆った状態にした後、流動性薄膜の形成と酸化アニール処理を実施して第２絶縁膜を積層する方法に想到した。この場合、第１絶縁膜は、底面コーナー部への応力集中を回避するための応力バリヤ膜として機能する。
第１絶縁膜には、ＨＤＰ酸化膜を用いることができるが、発明者はＨＤＰ酸化膜の成膜方法について、さらに種々検討した結果、メモリセル領域を構成する幅が最小の素子分離溝であっても開口部を閉塞させることなく、直接周辺回路領域および間接周辺回路領域を含むいずれの幅の素子分離溝であっても、側面の成膜速度を底面の成膜速度の１／１０以下に抑制できる条件を見出した。この条件を用いれば、いずれの幅の溝においても、側面には底面に比べて薄いＨＤＰ酸化膜を形成しつつ、底面をほぼ同じ膜厚のＨＤＰ酸化膜で覆うことが可能となる。非流動性の第１絶縁膜の上に流動性ＣＶＤ膜を酸化アニール処理した第２絶縁膜を積層したハイブリッド構成により、転位欠陥の発生が皆無になることが実験により確認された。この方式によれば、幅の異なるいずれの溝に対しても溝の底部に応力バリヤ膜を配置することができるので、素子分離溝の幅によらずいずれの領域においても転位欠陥を皆無とすることができる。
以下、図面を参照しながら、本発明の好ましい実施の形態１について詳細に説明する。
（半導体装置）
図１（ａ）、（ｂ）、図２（ａ）〜（ｃ）は、本発明の好ましい実施の形態による半導体装置としてＤＲＡＭを示す図である。図１（ａ）は、活性領域のレイアウトを示す平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ'線に沿った断面図である。図２（ａ）は、より具体化したＤＲＡＭの平面図である。図２（ｂ）は、図２（ａ）のＢ−Ｂ'線に沿った断面図である。図２（ｃ）は、図２（ａ）のＣ−Ｃ'線に沿った断面図である。本実施の形態による製造方法によって製造される半導体装置は、例えばＤＲＡＭやＮＡＮＤフラッシュなどの記憶用半導体装置であり、図示していないが、メモリセルアレイ及び周辺回路（カラムデコーダ、ロウデコーダ、リードライトアンプ、コマンド入力回路、アドレス入力回路、データ入出力回路など）を備えて構成される。
図１（ａ）の平面図を参照する。ＤＲＡＭは、半導体基板の一主面に配置されるメモリセル領域ＭＣとメモリセルを制御及び駆動するための周辺回路領域ＰＣとを有している。
メモリセル領域ＭＣには、Ｘ方向の幅Ｗ１を例えば３０ｎｍとする複数のセル活性領域ＭＡがＸ方向およびＹ方向に整列して配置されている。セル活性領域ＭＡおよび後述する周辺活性領域ＰＡ１，ＰＡ２は、半導体基板の一部で構成される。図１（ａ）では、説明の便宜上、各セル活性領域ＭＡの形状がＹ方向を長手方向とする矩形としているが、本発明がこれに限るものではない。例えば、Ｘ方向およびＹ方向の直交軸に傾斜する方向を長手方向とするセル活性領域であっても良い。セル活性領域のＹ方向における長さは、Ｘ方向の幅Ｗ１の約５倍となっている。通常、メモリセル領域ＭＣには１千万個程度のセル活性領域ＭＡが配置されるが、ここでは６個のセル活性領域ＭＡを抜き出して示している。各々のセル活性領域ＭＡは、第１素子分離領域８ａによって囲まれ、相互に絶縁分離されている。第１素子分離領域８ａのＸ方向の幅Ｗ１は、セル活性領域ＭＡのＸ方向の幅Ｗ１と同じ約３０ｎｍとなっている。Ｙ方向に隣接するセル活性領域ＭＡも幅Ｗ１の第１素子分離領域で相互に絶縁分離されている。
周辺回路領域ＰＣには、カラムデコーダ、ロウデコーダ、リードライトアンプ、コマンド入力回路、アドレス入力回路、データ入出力回路などの直接周辺回路が配置される直接周辺回路領域である周辺第１活性領域ＰＡ１と、電源系回路などの間接周辺回路が配置される間接周辺回路領域である周辺第２活性領域ＰＡ２と、が含まれている。上記の直接周辺回路はメモリセルを制御する回路であり、電源系回路はメモリセル又は周辺回路に電力を供給する回路である。説明の便宜上、図１（ａ）には１個ずつの周辺第１活性領域ＰＡ１と周辺第２活性領域ＰＡ２が示されているが、実際には複数配置されている。周辺第１活性領域ＰＡ１のＸ方向の幅Ｗ４は例えば３５〜５０ｎｍである。また、周辺第２活性領域ＰＡ２のＸ方向の幅Ｗ５は例えば６０〜８０ｎｍである。一例として、周辺第１活性領域ＰＡ１および周辺第２活性領域ＰＡ２の平面形状はＹ方向を長手方向とする矩形となっているがこれに限るものではなく、Ｙ方向の幅は任意に設定される。
周辺第１活性領域ＰＡ１は、Ｘ方向においてメモリセル領域ＭＣ側に隣接する第２素子分離領域８ｂと、周辺第２活性領域ＰＡ２側に隣接する第３素子分離領域８ｃと、で挟まれている。また、第２活性領域ＰＡ２は第３素子分離領域８ｃで周囲を囲まれている。第２素子分離領域８ｂの幅Ｗ２、すなわちセル活性領域ＭＡと周辺第１活性領域ＰＡ１とのＸ方向の幅Ｗ２は、例えば５０〜７０ｎｍである。第３素子分離領域８ｃの幅、すなわち周辺第１活性領域ＰＡ１と周辺第２活性領域ＰＡ２とのＸ方向の幅Ｗ３は例えば１４０ｎｍ以上である。第２素子分離領域８ｂおよび第３素子分離領域８ｃは、さらに種々の幅を有する構成となるものであるが、全ての構成を記載することは困難であるので、上記の数値で代表される領域を各々第２素子分離領域８ｂ、第３素子分離領域８ｃとする。注目すべきは、周辺第１活性領域ＰＡ１に対してＸ方向に隣接する第２素子分離領域の幅Ｗ２と第３素子分離領域の幅Ｗ３の幅Ｗ３とが異なる幅を有していることである。
なお、図１（ａ）は、ＤＲＡＭの構成を示しているが、メモリセル領域に位置する一つのセル活性領域ＭＡと、周辺第１活性領域ＰＡ１と、周辺第２活性領域ＰＡ２と、の３つの活性領域に注目すれば、ロジック系他の半導体装置にも適用することができる。
次に、図１（ｂ）の断面図を参照する。半導体基板１の上面（一主面）１ａに、開口部の幅がＷ１の第１素子分離領域８ａと、開口部の幅がＷ２の第２素子分離領域８ｂと、開口部の幅がＷ３となる第３素子分離領域８ｃが配置される。各々の幅は、Ｗ１＜Ｗ２＜Ｗ３の関係になっている。素子分離領域８ａ、８ｂ、８ｃを配置することにより、セル活性領域ＭＡ、周辺第１活性領域ＰＡ１および周辺第２活性領域ＰＡ２が区画されている。
各々の活性領域は、素子分離領域８ａ、８ｂ、８ｃによって相互に絶縁分離されている。各々の素子分離領域８ａ、８ｂ、８ｃは、半導体基板１に配置される第１素子分離溝３、第２素子分離溝４、第３素子分離溝５を埋設する素子分離絶縁膜で構成される。第１素子分離溝３は、第１側面３ａ、第１側面３ａに対向する第２側面３ｂ、底面３ｃで構成される。第２素子分離溝４は、同じく第１側面４ａ、第２側面４ｂ、底面４ｃを有している。また、第３素子分離溝５は、第１側面５ａ、第２側面５ｂ、底面５ｃを有している。
第１素子分離溝３の深さＨ１、すなわち半導体基板の上面１ａから底面３ｃまでの深さは例えば２５０ｎｍとしている。第３素子分離溝５の深さＨ２、すなわち半導体基板１の上面１ａから底面５ｃまでの深さは例えば３００ｎｍとなっている。また、第２素子分離溝４の深さは、第３素子分離溝５と同じ深さで図示しているが、実際には、第１素子分離溝３の深さＨ１より深く、第３素子分離溝５の深さＨ２より浅い深さを有するものである。素子分離溝の形成には異方性ドライエッチング法を用いるが、各々の溝の深さの違いは異方性ドライエッチング法の特性に起因する。後述の図９に示すように、異方性ドライエッチング法の条件を調整することにより、各々の溝の深さを同等にすることもできる。
図１（ｂ）に示すように、各々の素子分離溝３，４，５は、シリコン酸化膜からなる第１絶縁膜６と、同じくシリコン酸化膜からなる第２絶縁膜７と、からなる積層構造の素子分離絶縁膜で埋設されている。第１絶縁膜６は、各々の溝の側面に接する２つの側面部分６ａと底面に接する底面部分６ｂとで構成される。各々の素子分離溝における側面部分６ａの膜厚（第１膜厚）ｔ１、ｔ２、ｔ３は、対応する底面部分６ｂの膜厚（第２膜厚）Ｔ１、Ｔ２、Ｔ３よりも薄くなっている。また、本実施形態では、第１絶縁膜６の第２膜厚Ｔ１、Ｔ２、Ｔ３に対する第１膜厚ｔ１、ｔ２、ｔ３の比が、いずれの幅の溝でも等しい構成となっている。
図１０（ａ），（ｂ）は、第１素子分離溝３と第３素子分離溝５を模擬的に半導体基板１の表面に形成した後、第１絶縁膜６を形成し、断面形状を走査型電子顕微鏡で観察した結果の一例である。表面に形成されている観察用保護膜３０は、観察像のコントラストを高めるために形成された膜である。第１絶縁膜６の厚さは、溝３、５の側面に位置する側面部分６ａにおける第１膜厚ｔ１がいずれも５ｎｍ、底面部分６ｂにおける第２膜厚Ｔ１がいずれも７５ｎｍとなっている。したがって、第１膜厚ｔ１と第２膜厚Ｔ１の比は１／１５となっている。幅の広い溝においても第１膜厚ｔ３と第２膜厚Ｔ３の比率は１／１５となっている。幅の大小に係わらず側面部分６ａの第１膜厚ｔと、底面部分６ｂの第２膜厚Ｔの比率は一定になることが示されている。
本実施形態の半導体装置では、第１絶縁膜６の第１膜厚ｔ１と第２膜厚Ｔ１とが１：１０以上の膜厚差を有することが好ましい。結果的に、第１絶縁膜６は、溝の側面の位置変化を小さく維持したまま、各々の素子分離溝の底面の位置を嵩上げするように機能している。これにより、第１絶縁膜６は、ボトムアップライナー膜６と呼ぶ場合がある。転位欠陥の発生を回避する上で、底面部分６ｂの第２膜厚Ｔは、第１素子分離溝３の深さＨ１の１／５〜１／２の範囲とすることが好ましい。１／５より小さい場合は、転位の発生を回避することが困難となり、１／２より大きくなると、開口幅が最も狭い第１素子分離溝３の開口部が閉塞しやすくなり溝内にボイドが発生する。本実施形態のように、第１素子分離溝の深さＨ１を例えば２５０ｎｍとしている場合には、第２膜厚Ｔは５０〜１２５ｎｍとすることが好ましい。
図１（ｂ）の説明に戻る。各々の素子分離溝内に配置される第１絶縁膜６の表面を覆って溝を埋設するように、第２絶縁膜７が配置されている。第２絶縁膜７の上面は半導体基板１の上面１ａと同一平面を構成する。後述の半導体装置の製造方法で詳述するが、第２絶縁膜７は、流動性薄膜を形成した後、酸化アニール処理を施すことにより第２絶縁膜７に変換される。もし、第１絶縁膜６を形成することなく第２絶縁膜７を形成した場合、酸化アニール処理により第２絶縁膜７を形成する際に流動性薄膜が収縮し、半導体基板へのストレスを発生させる。これにより、図１（ａ）の周辺第１活性領域ＰＡ１のＸ方向の両側にＮ１、Ｎ２の引っ張り応力が加わる。この時、周辺第１活性領域ＰＡ１の左側に位置する第２素子分離領域８ｂの流動性薄膜の体積は、右側に位置する第３素子分離領域８ｃの流動性薄膜の体積よりも小さいのでＮ１＜Ｎ２となって応力バランスが不均衡の状態となる。不均衡分の応力がシリコンの応力臨界点を超えると、転位欠陥が発生する。実験結果においても、転位欠陥は周辺第１活性領域ＰＡ１を起点として発生することが確認されている。しかし、本実施形態では素子分離溝の側面および底面を覆うように非流動性の第１絶縁膜６を形成している。すなわち、応力発生を伴わない、もしくは第２絶縁膜７の応力を打ち消す第１絶縁膜６で各々の素子分離溝の底部を保護しているので転位欠陥の発生を回避することができる。
以上説明したように、本実施形態の半導体装置は、半導体基板１の一主面に配置され、第１の幅Ｗ１を有する第１素子分離溝３と、第１の幅Ｗ１より大きい第２の幅Ｗ２を有する第２素子分離溝４と、第２の幅Ｗ２より大きい第３の幅Ｗ３を有する第３素子分離溝５と、第１素子分離溝３、第２素子分離溝４および第３素子分離溝５の各々の側面３ａ、３ｂ、４ａ、４ｂ、５ａ、５ｂおよび底面３ｃ、４ｃ、５ｃを覆う第１絶縁膜６と、第１絶縁膜６の表面を覆い第１素子分離溝３、第２素子分離溝４および第３素子分離溝５の各々を埋設する第２絶縁膜７と、を有し、各々の側面に配置される第１絶縁膜６の第１膜厚と各々の底面に配置される第１絶縁膜６の第２膜厚との比が第１素子分離溝３、第２素子分離溝４および第３素子分離溝５のいずれにおいても同じとなる構成を有している。
次に、図２（ａ）、（ｂ）、（ｃ）を参照する。図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＢ−Ｂ'線の断面図、図２（ｃ）は図２（ａ）のＣ−Ｃ'線の断面図である。
まず、図２（ａ）、（ｂ）に示すように、メモリセル領域ＭＣに配置される複数の活性領域ＭＡに跨ってＸ方向に配置される２本の埋込ワード線（以下、単にワード線と記載する）ＷＬ１、ＷＬ２が配置される。これにより、各々の活性領域ＭＡは、ビット線拡散層１１、第１容量拡散層１２ａ、第２容量拡散層１２ｂに分割される。トランジスタのゲート電極となるワード線ＷＬは、半導体基板１に形成した溝の内面を覆うゲート絶縁膜９上に配置される。ワード線ＷＬの上面にはキャップ絶縁膜１０が配置される。ビット線拡散層１１と、第１ワード線ＷＬ１と、第１容量拡散層１２ａと、で第１トランジスタＴｒ１が構成される。また、ビット線拡散層１１と、第２ワード線ＷＬ２と、第２容量拡散層１２ｂと、で第２トランジスタＴｒ２が構成される。第１トランジスタＴｒ１および第２トランジスタＴｒ２は、埋込ゲート型のＭＯＳトランジスタとなる。
ビット線拡散層１１の上面にはビット線ＢＬが配置される。ビット線ＢＬは第１層間絶縁膜１３で覆われる。第１層間絶縁膜１３を貫通し、容量拡散層１２ａ、１２ｂに接続する容量コンタクトプラグ１４が配置される。容量コンタクトプラグ１４の上面に接続してキャパシタＣ１、Ｃ２が配置される。これにより、ＤＲＡＭの基本的なメモリセルが構成される。
次に、図２（ａ）、（ｃ）を参照する。第２素子分離領域８ｂと第３素子分離領域８ｃとで挟まれる周辺第１活性領域ＰＡ１上には、例えばＸ方向に延在する周辺ゲート電極１６が配置される。周辺ゲート電極１６のＹ方向の両側にはソース／ドレイン拡散層１９が配置される。ソース／ドレイン拡散層１９に接してＬＤＤ拡散層１８が配置される。半導体基板１の上面には周辺ゲート絶縁膜１５が配置され、その上に周辺ゲート電極１６が配置される。周辺ゲート電極１６の上面にはカバー絶縁膜１７が配置される。カバー絶縁膜１７を覆うように第１層間絶縁膜１３が配置される。第１層間絶縁膜１３を貫通し、ソース／ドレイン１９に接続する周辺コンタクトプラグ２１が配置される。周辺コンタクトプラグ２１の上面に接続して周辺配線２２が配置される。さらに、上層には図示しない多層配線層および複数の層間絶縁膜が配置されてＤＲＡＭが構成される。
（半導体装置の製造方法）
以下、本実施の形態による半導体装置の製造方法について、図３〜図８および図２を用いて詳しく説明する。以下の説明で用いる半導体基板１は、ｐ型の単結晶シリコン基板とするが、これに限るものではない。
（マスク膜形成工程）
初めに、図３を参照する。シリコンからなる半導体基板１の表面を熱酸化することにより、該表面を保護するための図示しないパッド酸化膜を形成する。次いで、全面に厚さ５０ｎｍのシリコン窒化膜を周知のＣＶＤ法により成膜する。続いて、図示しないフォトレジストを塗布し、図１（ａ）に示すように、メモリセル領域ＭＣにセル活性領域ＭＡ（ＭＡ１、ＭＡ２、ＭＡ３）、周辺回路領域ＰＣに周辺第１活性領域ＰＡ１および周辺第２活性領域ＰＡ２のパターンにパターニングする。次に、パターニングしたフォトレジストをマスクとしてシリコン窒化膜を周知の異方性ドライエッチング法によりエッチングし、マスク膜２のパターンを形成する。その後、フォトレジストを除去する。
（素子分離溝形成工程）
次に、マスク膜２をマスクとする異方性ドライエッチングによりパッド酸化膜および半導体基板１をエッチングして第１素子分離溝３、第２素子分離溝４、第３素子分離溝５を形成する。この異方性ドライエッチングでは、誘導結合型のプラズマエッチング装置を用いて行うことが好ましい。また、エッチング条件の一例としては、例えば、臭化水素（ＨＢｒ）の供給量７０ｓｃｃｍ、同様に塩素（Ｃｌ２）７０ｓｃｃｍ、六フッ化硫黄（ＳＦ６）１０ｓｃｃｍ、酸素（Ｏ２）２０ｓｃｃｍ、からなる混合ガスプラズマを用い、圧力２０ｍＴｏｒｒ、ソース高周波パワー１５００Ｗ、イオン引き出し用のバイアスパワー２００Ｗ、の条件を用いることができる。エッチング時間は、第１素子分離溝の深さＨ１が半導体基板１の上面１ａから２５０ｎｍ程度となるように設定する。この時、第３素子分離溝５の深さＨ２は３００ｎｍ程度となり、第２素子分離溝４の深さは、第１素子分離溝３の深さＨ１と第３素子分離溝５の深さＨ２との中間の深さとなる。
これにより、Ｘ方向の開口幅Ｗ１が例えば３０ｎｍとなる第１素子分離溝３、同様に開口幅Ｗ２が６０ｎｍとなる第２素子分離溝４、開口幅Ｗ３が１５０ｎｍとなる第３素子分離溝５が形成される。第１素子分離溝３は、Ｘ方向に対向する第１側面３ａ、第２側面３ｂと、底面３ｃと、を有している。第２素子分離溝４は、同様に、第１側面４ａ、第２側面４ｂ、底面４ｃを有している。第３素子分離溝５は、第１側面５ａ、第２側面５ｂ、底面５ｃを有している。また、各々の素子分離溝を形成することにより、Ｘ方向の幅Ｗ１が３０ｎｍとなるセル活性領域ＭＡ、同様に幅Ｗ４が４５ｎｍとなる周辺第１活性領域ＰＡ１、幅Ｗ５が７０ｎｍとなる周辺第２活性領域ＰＡ２が形成される。
（第１絶縁膜形成工程）
次に、図４に示すように、ボトムアップライナー膜となる非流動性の第１絶縁膜６をＨＤＰ（High Density Plasma）−ＣＶＤ法により形成する。半導体基板１を誘導結合型プラズマエッチング装置内にセットした後、以下に記載する条件例でシリコン酸化膜を成膜する。
成膜装置内に、流量２５ｓｃｃｍのモノシラン（ＳｉＨ４）、流量６５ｓｃｃｍの酸素（Ｏ２）、流量１０００ｓｃｃｍの水素（Ｈ２）を供給し、圧力を２ｍＴｏｒｒに維持した状態で、高周波ソースパワー１５０００Ｗ、イオン引き出し用の高周波バイアスパワー３０００Ｗを印加する。周知のように、ＨＤＰ−ＣＶＤ法は、通常のプラズマＣＶＤ法と異なり、成膜とスパッタエッチングを共存させながら成膜する方法である。また、成膜の指向性が強いので側面部分での成膜レートは極めて小さくなる。したがって、側面での小さい成膜レートを維持した状態で、平面に対する成膜レート（Ｄ：Deposition Rate）をスパッタエッチングレート（Ｓ：Sputter Rate）より高くなるように条件を設定すればボトムアップ性の大きなボトムアップライナー膜６を形成することができる。
このような調整には高周波パワーを制御することが有効である。上記の条件では、高周波バイアスパワーに対する高周波ソースパワーの比率、すなわちパワー比を５倍の大きさで印加している。これにより、Ｄ／Ｓ比を２５以上とすることができる。Ｄ／Ｓ比は２０以上、４０以下であることが好ましい。２０より小さいと所望の第２膜厚を有するボトムアップライナー膜６を形成することが困難となる。また、４０を超えると側面開口部での成膜量が増加し溝が閉塞しやすくなる。本実施形態では、Ｄ／Ｓ比２０以上を得るためにはパワー比を４以上とすることが好ましい。バイアスパワーをさらに低減することや水素供給量をさらに増加することなどもボトムアップ性の向上に効果がある。
上記条件により、底面部６ｂの第２膜厚（Ｔ１、Ｔ２、Ｔ３）が７０ｎｍとなるボトムアップライナー膜６（第１絶縁膜６）を形成する。この時、側面部６ａの第１膜厚（ｔ１、ｔ２、ｔ３）は４ｎｍ程度となっている。すなわち、幅の異なるいずれの溝においても、第１膜厚と第２膜厚の比は同じとなっている。
本実施形態による半導体装置の製造方法では、第１絶縁膜６における第１膜厚ｔ１と第２膜厚Ｔ１が１：１０以上の膜厚比を有するように形成している。結果的に、第１絶縁膜６は、溝の側面の位置変化を小さく維持したまま、各々の素子分離溝の底面の位置を嵩上げすることができる。これにより、各々の素子分離溝３，４，５の側面および底面を覆うように非流動性の第１絶縁膜６が形成される。したがって、応力発生を伴わない、もしくは後述の第２絶縁膜７の応力を打ち消す第１絶縁膜６で各々の素子分離溝３，４，５の底部を保護しているので転位欠陥の発生を回避することができる。転位欠陥の発生を回避する上で、底面部分６ｂの第２膜厚Ｔ１，Ｔ２，Ｔ３は、第１素子分離溝３の深さＨ１の１／５〜１／２の範囲となるように形成することが好ましい。１／５より小さい場合は、転位の発生を回避することが困難となり、１／２より大きくなると、開口幅が最も狭い第１素子分離溝３の開口部が閉塞しやすくなり溝内にボイドが発生する。本実施形態のように、第１素子分離溝３の深さＨ１を例えば２５０ｎｍとしている場合には、第２膜厚Ｔ１，Ｔ２，Ｔ３は５０〜１２５ｎｍとなるように形成することが好ましい。
なお、ＨＤＰ−ＣＶＤ法では、水平面に厚い膜が形成されるので、マスク膜２の上面にも底面部６ｂと同じ膜厚のシリコン酸化膜が形成される。
（流動性薄膜形成工程）
次に、図５に示すように、第１絶縁膜６の表面を覆い各々の素子分離溝３，４，５を埋設する流動性薄膜７ａを成膜する。流動性薄膜７ａは、第１素子分離溝３、第２素子分離溝４、第３素子分離溝５のいずれも完全に埋め込んで、その表面高さがマスク膜２の上面より高くなるように形成する。流動性薄膜７ａの成膜には、例えば流動性シラザン化合物膜をＣＶＤ法で形成する方法や、ＳＯＤ膜として公知のポリシラザンを溶媒に溶解して塗布する塗布法を用いることができる。
上記の「流動性シラザン化合物」とは、構造中にＳｉ−ＮＨ−結合を有する化合物であって、シラザン系化合物の液状（ゲル化）物である。流動性シラザン化合物膜は、ＣＶＤ法により形成され、ＳｉとＮを含む原料化合物（例えばアミノシラン類、シラザン類など）を気化して、必要により一部改質してシラザン化合物として堆積すると同時に、流動化して各々の素子分離溝を充填して埋設することができる。塗布法により成膜する公知のＳＯＤ膜は、液状で塗布されるので、当然のことながら各々の素子分離溝を充填して埋設することができる。
（第２絶縁膜形成工程）
次に、図６を参照する。図５で形成された流動性薄膜７ａは、ＣＶＤ法または塗布法のいずれで形成した場合でも熱処理することにより所望のシリコン酸化膜からなる第２絶縁膜７ｂに変換することができる。この熱処理では、流動性薄膜７ａ中に残存するＳｉ−ＮＨ−結合をＳｉ−Ｏ−結合に変換するために、少なくとも酸化性雰囲気下で熱処理する。熱処理は、一段で行う以外に多段に行うことが有効である。例えば、４００℃〜５００℃程度の低温の酸化性雰囲気下でＳｉ−ＮＨ−結合をＳｉ−Ｏ−結合に変換する１段目の熱処理と、７００℃〜８００℃の酸化性雰囲気下で残存するＳｉ−ＮＨ−結合をＳｉ−Ｏ−結合に変換すると共に緻密化を行う２段目の熱処理と、を実施する。このように、多段で熱処理することにより、１段目の熱処理では酸化シリコン膜が緻密化される前に、酸化シリコン膜からの脱ガスが容易となる。また、酸化性雰囲気としては、酸素（Ｏ２）、オゾン（Ｏ３）、水（Ｈ２Ｏ）等の公知の酸化剤の存在下で行う方法が挙げられるが、特に水（水蒸気）を用いるウェット酸化が好ましい。ウェット酸化による２段目の７００℃〜８００℃の熱処理では、３０〜１２０分の範囲で実施することが好ましい。
上記のように、流動性薄膜７ａは、酸化アニール処理を施すことにより第２絶縁膜７ｂに変換される。もし、第１絶縁膜６を形成することなく第２絶縁膜７ｂを形成した場合、酸化アニール処理により第２絶縁膜７ｂを形成する際に流動性薄膜が収縮し、半導体基板へのストレスを発生させる。このストレスが転位欠陥を発生させる原因となる。しかし、本実施形態では素子分離溝３，４，５の側面および底面を覆うように非流動性の第１絶縁膜６を形成している。すなわち、応力発生を伴わない、もしくは第２絶縁膜７ｂの応力を打ち消す第１絶縁膜６で各々の素子分離溝３，４，５の底部を保護しているので転位欠陥の発生を回避することができる。
（素子分離絶縁膜形成工程）
次に、図７に示すように、マスク膜２上に形成されている第１絶縁膜６および第２絶縁膜７をＣＭＰ法により除去する。このＣＭＰ法は、マスク膜２を構成するシリコン窒化膜の上面が露出するまで実施する。次に、不活性雰囲気中において、１０５０〜１１００℃の熱処理を施す。この熱処理により第２絶縁膜７はさらに緻密化され、第１絶縁膜６を構成するＨＤＰ−シリコン酸化膜と同等のウエットエッチング耐性を有するシリコン酸化膜となる。
次に、図８に示すように、半導体基板１の上面１ａに対応する高さまで第１絶縁膜６および第２絶縁膜７をエッチバックする。このエッチバックは、シリコン窒化膜（マスク膜）に対するエッチングレートの大きいウエットエッチングによって行うことが好ましい。具体的にはフッ酸（ＨＦ）含有溶液を用いるウエットエッチングを実施する。この工程により、マスク膜２のみが半導体基板の上面１ａから突出した状態となる。
次に、図１（ｂ）に示すように、熱リン酸を用いるウエットエッチングによりシリコン窒化膜からなるマスク膜２を選択的に除去する。熱リン酸は、シリコン窒化膜のエッチングレートに比べてシリコン酸化膜のエッチングレートが極めて小さいことから、半導体基板１の上面と同一平面となる素子分離絶縁膜７Ａが形成される。
以上の工程により、開口幅の異なる複数の素子分離溝内に第１絶縁膜６および第２絶縁膜７からなる素子分離絶縁膜７Ａが形成される。
この後には、図２（ａ）、（ｂ）、（ｃ）に示すように、周辺回路領域ＰＣを覆う絶縁膜を形成し、メモリセル領域ＭＣにセルゲート電極を形成するなどの従来同様のプロセスを実施することにより、ＤＲＡＭである半導体装置が完成する。
以上説明したように、本実施の形態による半導体装置の製造方法によれば、ストレスを発生する流動性薄膜７ａを改質して第２絶縁膜７ｂを形成する段階で、各々の素子分離溝の側面の一部および底面を覆うように非流動性の第１絶縁膜６を予め形成している。これにより、応力発生を伴わない、もしくは第２絶縁膜７ｂの応力を打ち消す第１絶縁膜６で各々の素子分離溝の底部が保護されるので転位欠陥の発生を回避することができる。
図９は、本発明の好ましい実施の形態２による半導体装置の製造方法を示す工程図である。
第１実施形態では、図１（ｂ）に示すように、最小の開口幅を有する第１素子分離溝３の深さＨ１と、第１素子分離溝の開口幅より大きい開口幅を有する第２素子分離溝４もしくは第３素子分離溝５の深さＨ２と、が異なって形成される構成となっていた。本実施の形態による製造方法は、開口幅が異なる素子分離溝であっても各々の深さを一様に形成する方法を提供する。
第１実施形態では、素子分離溝形成工程において実施する異方性ドライエッチングの条件として、臭化水素（ＨＢｒ）の供給量７０ｓｃｃｍ、同様に塩素（Ｃｌ２）７０ｓｃｃｍ、六フッ化硫黄（ＳＦ６）１０ｓｃｃｍ、酸素（Ｏ２）２０ｓｃｃｍ、からなる混合ガスプラズマを用い、圧力２０ｍＴｏｒｒ、ソース高周波パワー１５００Ｗ、イオン引き出し用のバイアスパワー２００Ｗ、の条件を用いた。このエッチング条件では、ローディング効果、すなわちエッチング面積の小さい領域のエッチング速度が遅くなり、エッチング面積の大きい領域のエッチング速度が速くなりやすい。これにより、開口幅の大きい素子分離溝では深さが深くなってしまう。
本実施形態では、上記の条件において、バイアスパワーを１００Ｗ以下に小さくする。好ましくは５０Ｗ程度まで小さくする。さらに、上記条件では、ＳＦ６／（ＨＢｒ＋Ｃｌ２＋ＳＦ６＋Ｏ２）で示されるＳＦ６流量比が０．０５９となっているが、これを０．０３程度に半減させる。また、Ｏ２／（ＨＢｒ＋Ｃｌ２＋ＳＦ６＋Ｏ２）で示されるＯ２流量比が０．１１８となっているが、これを０．０６程度に半減させる。このような条件を用いると、図９に示すように各々の溝の深さを一様に形成することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１ 半導体基板
１ａ 半導体基板の上面
２ マスク膜
３ 第１素子分離溝
３ａ，３ｂ 第１素子分離溝の側面
３ｃ 第１素子分離溝の底面
４ 第２素子分離溝
４ａ，４ｂ 第２素子分離溝の側面
４ｃ 第２素子分離溝の底面
５ 第３素子分離溝
５ａ，５ｂ 第３素子分離溝の側面
５ｃ 第３素子分離溝の底面
６ 第１絶縁膜（ボトムアップライナー膜）
６ａ 第１絶縁膜の側面部分
６ｂ 第１絶縁膜の底面部分
７ 第２絶縁膜
７Ａ 素子分離絶縁膜
７ａ 流動性薄膜
７ｂ 絶縁膜
８ａ 第１素子分離領域
８ｂ 第２素子分離領域
８ｃ 第３素子分離領域
９ ゲート絶縁膜
１０ キャップ絶縁膜
１１ ビット線拡散層
１２ａ，１２ｂ 容量拡散層
１３ 層間絶縁膜
１４ 容量コンタクトプラグ
１５ 周辺ゲート絶縁膜
１６ 周辺ゲート電極
１７ カバー絶縁膜
１８ 拡散層
１９ ドレイン拡散層
２１ 周辺コンタクトプラグ
２２ 周辺配線
３０ 観察用保護膜
ＢＬ ビット線
Ｃ１，Ｃ２ キャパシタ
ＭＡ セル活性領域
ＭＣ メモリセル領域
ＰＡ１ 周辺第１活性領域
ＰＡ２ 周辺第２活性領域
ＰＣ 周辺回路領域
Ｔｒ１，Ｔｒ２ トランジスタ
ＷＬ１，ＷＬ２ ワード線

Claims (20)

  1. 半導体基板に形成された第１の幅を有する第１素子分離溝と、
    前記半導体基板に形成され、前記第１の幅よりも広い第３の幅を有する第３素子分離溝と、
    前記第１及び第３素子分離溝の各々の側面および底面を覆う第１絶縁膜と、
    前記第１絶縁膜の表面を覆って前記第１及び第３素子分離溝の各々を埋設する第２絶縁膜と、を備え、
    前記第１素子分離溝の前記側面及び前記底面を覆う前記第１絶縁膜の膜厚比は、前記第３素子分離溝の前記側面及び前記底面を覆う前記第１絶縁膜の膜厚比と等しいことを特徴とする半導体装置。
  2. 前記半導体基板に形成され、前記第１の幅よりも広く前記第３の幅よりも狭い第２の幅を有する第２素子分離溝をさらに備え、
    前記第１絶縁膜は、前記第２素子分離溝の側面および底面をさらに覆い、
    前記第２絶縁膜は、前記第２素子分離溝をさらに埋設し、
    前記第１素子分離溝の前記側面及び前記底面を覆う前記第１絶縁膜の膜厚比は、前記第２素子分離溝の前記側面及び前記底面を覆う前記第１絶縁膜の膜厚比と等しいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１素子分離溝の前記側面を覆う前記第１絶縁膜の膜厚と、前記第１素子分離溝の前記底面を覆う前記第１絶縁膜の膜厚の比率は、１：１０以上であることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１素子分離溝の前記底面を覆う前記第１絶縁膜の膜厚は、前記第１素子分離溝の深さの１／５〜１／２の範囲であることを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記第１素子分離溝の深さは、前記第２及び第３素子分離溝の深さよりも浅いことを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１素子分離溝の深さは、前記第２及び第３素子分離溝の深さと等しいことを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
  7. 前記第１絶縁膜及び前記第２絶縁膜は、いずれも酸化シリコンを主成分として含むことを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
  8. 前記第１素子分離溝に囲まれたセル活性領域をさらに備え、前記セル活性領域にはメモリセルを構成するトランジスタが形成されることを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置。
  9. 前記第２素子分離溝と前記第３素子分離溝に挟まれた第１活性領域をさらに備え、前記第１活性領域には、前記メモリセルを制御する周辺回路を構成するトランジスタが形成されることを特徴とする請求項８に記載の半導体装置。
  10. 前記第３素子分離溝に囲まれた第２活性領域をさらに備え、前記第２活性領域には前記メモリセル又は前記周辺回路に電力を供給する電源系回路を構成するトランジスタが形成されることを特徴とする請求項９に記載の半導体装置。
  11. 前記メモリセルは、ＤＲＡＭセルであることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置。
  12. 半導体基板に形成された第１の幅を有する第１素子分離溝と、
    前記半導体基板に形成され、前記第１の幅よりも広い第２の幅を有する第２素子分離溝と、
    前記半導体基板に形成され、前記第２の幅よりも広い第３の幅を有する第３素子分離溝と、
    前記第１乃至第３素子分離溝の各々の側面および底面を覆う第１絶縁膜と、
    前記第１絶縁膜の表面を覆って前記第１乃至第３素子分離溝の各々を埋設する第２絶縁膜と、を備え、
    前記第１乃至第３素子分離溝の前記側面をそれぞれ覆う前記第１絶縁膜の膜厚と、前記第１乃至第３素子分離溝の前記底面をそれぞれ覆う前記第１絶縁膜の膜厚の比率は、いずれも１：１０以上であることを特徴とする半導体装置。
  13. 前記第１乃至第３素子分離溝の前記底面を覆う前記第１絶縁膜の膜厚は、いずれも対応する前記第１乃至第３素子分離溝の深さの１／５〜１／２の範囲であることを特徴とする請求項１２に記載の半導体装置。
  14. 前記第１絶縁膜及び前記第２絶縁膜は、いずれも酸化シリコンを主成分として含むことを特徴とする請求項１２又は１３に記載の半導体装置。
  15. 半導体基板の一主面にマスク膜を形成するマスク膜形成工程と、
    前記マスク膜をマスクとして第１の幅を有する第１素子分離溝、前記第１の幅より大きい第３の幅を有する第３素子分離溝を前記半導体基板に形成する素子分離溝形成工程と、
    前記第１及び第３素子分離溝の側面および底面を覆うように第１絶縁膜をＨＤＰ−ＣＶＤ法により形成する第１絶縁膜形成工程と、
    前記第１絶縁膜を介して前記第１及び第３素子分離溝を埋めるように流動性薄膜を形成する流動性薄膜形成工程と、
    前記流動性薄膜を酸化アニール処理により第２絶縁膜に変換する第２絶縁膜形成工程と、
    前記半導体基板の上面より上方に形成されている前記第２絶縁膜、前記第１絶縁膜および前記マスク膜を除去する素子分離絶縁膜形成工程と、を備え、
    前記第１絶縁膜形成工程においては、前記第１素子分離溝の前記側面及び前記底面を覆う前記第１絶縁膜の膜厚比と、前記第３素子分離溝の前記側面及び前記底面を覆う前記第１絶縁膜の膜厚比が等しくなるよう、前記第１絶縁膜を形成することを特徴とする半導体装置の製造方法。
  16. 前記素子分離溝形成工程においては、前記マスク膜をマスクとして、前記第１の幅よりも大きく前記第３の幅より小さい第２の幅を有する第２素子分離溝を前記半導体基板にさらに形成し、
    前記第１絶縁膜形成工程においては、前記第２素子分離溝の側面および底面をさらに覆うように前記第１絶縁膜をＨＤＰ−ＣＶＤ法により形成し、
    前記第２絶縁膜形成工程においては、前記第１絶縁膜を介して前記第２素子分離溝をさらに埋めるように前記流動性薄膜を形成し、
    前記第１絶縁膜形成工程においては、前記第１素子分離溝の前記側面及び前記底面を覆う前記第１絶縁膜の膜厚比と、前記第２素子分離溝の前記側面及び前記底面を覆う前記第１絶縁膜の膜厚比が等しくなるよう、前記第１絶縁膜を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記第１絶縁膜形成工程は、平面に対する成膜レートをＤとし、スパッタエッチングレートをＳとした場合、Ｄ／Ｓ比が２０以上、４０以下となる条件で行うことを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記第１絶縁膜形成工程は、高周波バイアスパワーに対する高周波ソースパワーの比率を４倍以上に設定して行うことを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記第２絶縁膜形成工程は、流動性シラザン化合物膜をＣＶＤ法で形成し、或いは、ポリシラザンを溶媒に溶解して塗布することにより行うことを特徴とする請求項１６乃至１８のいずれか一項に記載の半導体装置の製造方法。
  20. 前記第１素子分離溝に囲まれたセル活性領域にメモリセルを構成するトランジスタを形成する工程と、
    前記第２素子分離溝と前記第３素子分離溝に挟まれた第１活性領域に前記メモリセルを制御する周辺回路を構成するトランジスタを形成する工程と、
    前記第３素子分離溝に囲まれた第２活性領域に前記メモリセル又は前記周辺回路に電力を供給する電源系回路を構成するトランジスタを形成する工程と、をさらに備えることを特徴とする請求項１６乃至１９のいずれか一項に記載の半導体装置の製造方法。
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