JP2008010884A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】溝幅に拘わらず、素子分離溝内に埋め込まれる絶縁膜の窪み、高さの変動などによる素子分離構造の形状劣化を低減できる半導体装置の製造方法を提供する。
【解決手段】半導体基板30に、溝パターンを有するマスク部材32を用いて素子分離用溝33を形成する工程、過水素化シラザン重合体と溶媒とを含む塗膜から溶媒を揮発させて変換され、素子分離用溝33の底部からの距離が600nm未満の平坦な表面を有するポリシラザン膜35を、半導体基板30上に形成する工程、前記ポリシラザン膜35を、水蒸気を含む雰囲気中で第1の温度に保持する低温熱処理工程、および、前記低温熱処理後の前記ポリシラン膜35を、水蒸気を含む雰囲気中で前記第1の温度より高い第2の温度に保持して高温熱処理し、酸化シリコン膜36に変化させる工程を具備する。
【選択図】図4
【解決手段】半導体基板30に、溝パターンを有するマスク部材32を用いて素子分離用溝33を形成する工程、過水素化シラザン重合体と溶媒とを含む塗膜から溶媒を揮発させて変換され、素子分離用溝33の底部からの距離が600nm未満の平坦な表面を有するポリシラザン膜35を、半導体基板30上に形成する工程、前記ポリシラザン膜35を、水蒸気を含む雰囲気中で第1の温度に保持する低温熱処理工程、および、前記低温熱処理後の前記ポリシラン膜35を、水蒸気を含む雰囲気中で前記第1の温度より高い第2の温度に保持して高温熱処理し、酸化シリコン膜36に変化させる工程を具備する。
【選択図】図4
Description
本発明は、半導体装置の製造方法に係り、特にSTI(Shallow Trench Isolation)構造の形成方法、PMD膜の形成方法、およびパッシベーション膜の形成方法に関する。
最近の半導体装置の素子分離には、STI構造が広く用いられている。これは、半導体基板の素子分離領域に溝を形成し、この溝に素子分離絶縁膜となるシリコン酸化(SiO2)膜などを埋め込む方法である。半導体装置の微細化に伴なって溝のアスペクト比が大きくなり、従来のオゾン(O3)−TEOS CVD−SiO2膜やHDP−TEOS CVD−SiO2膜では、STIの溝の中に、空孔やシームを発生させずに埋め込むことが困難になってきている。
このため、100nm世代以降では、塗布型溶液を用いてSTI溝に素子分離絶縁膜を埋め込む方法が提案されている(例えば、非特許文献1、特許文献1参照。)。
この方法においては、まず、図14(a)に示すように、シリコン基板100上にSiO2膜101を形成し、その上にマスク部材としてのSi3N4膜102を積層形成する。その後、通常の露光技術とRIE(Reactive IonEtching)法によるドライエッチング技術とを用いて、Si3N4膜102、SiO2膜101、およびシリコン基板100を順次加工する。これによって、シリコン基板100にSTI素子分離用のSTI溝103を形成する。STI溝のサイズは、例えば幅100nm、深さ300nm程度である。
次に、図14(b)に示すように、STI溝103が完全に埋まるようにSi3N4膜102の全面に、過水素化シラザン重合体((SiH2NH)n)溶液を、例えばスピンコーティング法により600nm程度の膜厚で塗布する。これを、200℃以下、例えば150℃程度で3分程度のベーキングすることにより溶媒を揮発させて、ポリシラザン(Polysilazane:以下PSZと記す)膜105を形成する。
PSZ膜105は、350℃以上600℃以下程度の水蒸気を含む雰囲気で60分程度熱処理することによって、図15(c)に示すように、SiO2膜106に変換する。
その後、図15(d)に示すように、酸化性雰囲気または窒素等の不活性ガス雰囲気中、900℃程度で30分程度の熱処理を行なう。SiO2膜106に残留しているNH3やH2Oは放出されて、SiO2膜106より密度の高い緻密なSiO2膜107が形成される。
次に、Si3N4膜102上のSiO2膜107を、例えばCMP(Chemical Mechanical Polishing)法により選択的に除去して、図16(e)に示すようにSi3N4膜102の表面を露出する。この結果、表面のみを露出した形状で、各STI溝103の中にSiO2膜107が形成される。
さらに、Si3N4膜102およびSiO2膜101を順次除去して、図16(f)に示すようにシリコン基板100の表面を露出させる。以上により、STI溝103内にSiO2膜107を埋め込んだSTI構造が形成される。
この方法では、溝幅1μm以上のSTI溝中に存在するPSZ膜105は、後の工程で十分にSiO2膜107に変換される。しかしながら、溝幅100nm程度以下のSTI溝103においては、溝内の一部のPSZ膜105aは、図16(e)に示すようにSiO2に十分に変換されない。こうして、未変換PSZ部分105aが生じる。この未変換PSZ部分105aは、ウェットエッチングレートが早いため、特にSTIコーナー部における窪み(divot)の抑制が困難である。また、STIの絶縁膜の高さを制御することも難しく、所望形状のSTI構造を実現するのが困難であった。
溝幅100nm程度以下のSTI溝103内のPSZ膜105においては、図15(c)に示したように、溝底部近傍のPSZ膜105aをSiO2膜106に変換するために必要なH2Oおよび酸素(O2)が十分に供給されないことによる。
STI溝幅が広いものから100nm程度の狭いSTI溝幅まで均一にSTI溝中のPSZ膜がSiO2膜に変換されるような製造方法が求められていた。
また、PMD膜としてP−TEOS SiO2等が従来用いられてきたが、PMD膜には次のような特性が求められる。ゲート電極などの下地段差を平坦化できること、600℃以下の低温で平坦化可能なことである。さらに、膜のウェットエッチングレートが熱酸化膜にできるだけ近いこと、すなわち、コンタクト形成時のSi表面の露出の際、ウェットエッチング処理によるコンタクト側面の異常エッチングによる段差を防ぐことである。
低温PMDの候補のひとつとして、例えばSOGなどの塗布型の膜が挙げられる。SOG塗布膜は、SiO2膜やSi3N4膜などの層間絶縁膜を介してゲート電極の段差の上に塗布法を用いて形成される。下地段差の密な領域では平坦な膜が得られるが、段差が疎な領域では平坦にすることができなかった。また、従来のSOG膜では、SOG中の溶媒を除去する際に膜の大きな体積収縮が生じて、厚い領域でSOG膜が割れるという問題があった。さらにSOG膜は、熱処理を施してSiO2膜に変化させても、ウェットエッチングレートが熱酸化膜の2倍以上もある。このため、ウェットエッチング時にコンタクト側面に段差が生じるといった問題もあった。
パッシベーション膜においても、カバレッジに優れるとともにプラズマダメージのないSiO2膜を実現するのは困難であった。図17を参照して、従来用いられているP−TEOS SiO2膜とP−SiN膜との2層構造のパッシベーション膜について説明する。まず、図17(a)に示すように、配線202を有する層間絶縁膜201の上に、例えばHDPを用いたプラズマ(P)SiO2膜203を堆積する。P−SiO2膜203はカバレッジが悪いため配線202上では厚く堆積され、配線間では薄く堆積される。しかも、P−SiO2膜203は透湿性が高いため、図17(b)に示すように透湿性の低いP−SiN膜204がその上に堆積される。このP−SiN膜204もカバレッジが悪いため、図17(b)に示すように配線202上では厚く形成される。低い透湿性を確保するためには100nm以上の膜厚が必要とされることから、配線202上のP−SiN膜204の膜厚は厚くなる。このため、図17(c)に示すようにヴィアホール205を開孔する領域の膜厚が厚く、ヴィアホール205のアスペクトが大きくなって開孔が困難になる。
また、従来のSOG(Spin on Glass)の場合も、図18(a)に示すように、配線層202に起因した段差を埋め込むために膜厚を厚くする必要がある。このため、図18(b)に示すように、ヴィアホール205のアスペクトが大きくなってしまうという問題があった。
Void Free and Low Stress Shallow Trench Isolation Technology using P-SOG for sub 0.1μm Device (J.H.Heo et al., 2002 Symposium on VLSITechnology Digest of Technological Papers, pp.132〜133, 2002) 米国特許第6,191,002号公報
Void Free and Low Stress Shallow Trench Isolation Technology using P-SOG for sub 0.1μm Device (J.H.Heo et al., 2002 Symposium on VLSITechnology Digest of Technological Papers, pp.132〜133, 2002)
上述したように従来の方法では、100nm程度以下のSTI溝幅中に窪み(divot)が発生したり、STI溝幅により埋め込み高さが変動するため、所望のSTI構造を実現するのが困難であった。また、PMD膜においては、低温での平坦化と酸化膜と同等のウェットエッチングレートとを同時に達成することが難しい。さらに、パッシベーション膜においても、カバレッジに優れ、プラズマダメージのないSiO2膜は得られていない。
本発明は、溝幅に拘わらず、素子分離溝内に埋め込まれる絶縁膜の窪み、高さの変動などによる素子分離構造の形状劣化を低減できる半導体装置の製造方法を提供することを目的する。
本発明の一態様にかかる半導体装置の製造方法は、半導体基板に、溝パターンを有するマスク部材を用いて素子分離用溝を形成する工程、
過水素化シラザン重合体と溶媒とを含む塗膜から溶媒を揮発させて変換され、前記素子分離用溝の底部からの距離が600nm未満の平坦な表面を有するポリシラザン膜を、前記半導体基板上に形成する工程、
前記ポリシラザン膜を、水蒸気を含む雰囲気中で第1の温度に保持する低温熱処理工程、および
前記低温熱処理後の前記ポリシラン膜を、水蒸気を含む雰囲気中で前記第1の温度より高い第2の温度に保持して高温熱処理し、酸化シリコン膜に変化させる工程
を具備することを特徴とする。
過水素化シラザン重合体と溶媒とを含む塗膜から溶媒を揮発させて変換され、前記素子分離用溝の底部からの距離が600nm未満の平坦な表面を有するポリシラザン膜を、前記半導体基板上に形成する工程、
前記ポリシラザン膜を、水蒸気を含む雰囲気中で第1の温度に保持する低温熱処理工程、および
前記低温熱処理後の前記ポリシラン膜を、水蒸気を含む雰囲気中で前記第1の温度より高い第2の温度に保持して高温熱処理し、酸化シリコン膜に変化させる工程
を具備することを特徴とする。
本発明の一態様によれば、溝幅の大きさに拘わらず、素子分離溝内に埋め込まれる絶縁膜の窪み、高さの変動などによる素子分離構造の形状劣化を低減できる半導体装置の製造方法が提供される。
以下、図面を参照して本発明の実施の形態を説明する。
(第1の実施形態)
まず、図1および図2を参照して、本発明の第1の実施形態に係る方法により製造される半導体装置を説明する。ここで示す半導体装置は、STI素子分離構造を用いたMOSトランジスタであり、図1にその平面図を示す。図2は、図1のA−A線に沿った断面図である。図1および図2においては、メタル配線部上の配線層およびパッシベーション層が図示されておらず、図1においては、層間絶縁膜が図示されていない。
まず、図1および図2を参照して、本発明の第1の実施形態に係る方法により製造される半導体装置を説明する。ここで示す半導体装置は、STI素子分離構造を用いたMOSトランジスタであり、図1にその平面図を示す。図2は、図1のA−A線に沿った断面図である。図1および図2においては、メタル配線部上の配線層およびパッシベーション層が図示されておらず、図1においては、層間絶縁膜が図示されていない。
本実施形態に係るMOSトランジスタは、例えば次のような方法により製造することができる。まず、シリコン基板等の半導体基板10に、各素子を電気的に分離するためにSTI構造の素子分離領域11を形成する。素子分離領域11は、各種溝幅で形成することができる。素子分離領域に囲まれたシリコン基板10の素子形成領域12には、ソース領域13およびドレイン領域14を形成し、このソース/ドレイン領域間にゲート酸化膜15を介してゲート電極16を形成する。ゲート電極上には層間絶縁膜17を形成して、コンタクトホール18を開口する。このコンタクトホール18内に導体を充填し、メタル配線19に接続されたソース電極20およびドレイン電極21を形成する。さらに、多層配線層、パッシベーション膜、およびパッドなどを形成して、MOSトランジスタが完成する。
図3乃至図5を参照して、第1の実施形態に係る半導体装置の製造方法を説明する。これらの図面は、図1の点線部に対応した100nm程度以下の狭いSTI領域を示している。
まず、図3(a)に示すように、シリコン基板等の半導体基板30の表面にシリコン酸化膜(以下SiO2膜と記す)31を4nm程度の膜厚で形成する。その上に、LP−CVD(Low Pressure Chemical Vapor Deposition)法により、窒化シリコン膜(以下Si3N4膜と記す)32を膜厚200nm程度の膜厚で形成する。このSi3N4膜32は、マスク部材として作用する。その後、露光技術およびRIE法によるドライエッチング技術を用いて、Si3N4膜32、SiO2膜31、およびシリコン基板30を順次加工する。これによって、STI素子分離のための素子分離溝としてのSTI溝33をシリコン基板30に形成する。STI溝33のサイズは、例えば幅100nm、深さ300nm程度とすることができる。素子分離のための溝であるので、種々の幅の溝をシリコン基板上に形成することができる。
Si3N4膜上にSiO2膜(図示せず)を積層し、このSiO2膜をシリコン基板30のエッチングマスク部材として用いてもよい。
次に、熱酸化法を用いてシリコン基板30を酸化し、STI溝33側面に膜厚3nm程度の熱酸化膜34を形成する。酸素ラジカルを用いた場合には、シリコン(Si)の面方位に依存しない均一な高品質の酸化シリコン膜を、STI溝33の側面に形成することができる。酸化工程においては、ISSG(In−Situ Steam Generation)法を用いて、Si3N4膜32の側面を僅かに酸化しておいてもよい。
その後、いわゆるプルバック(Pullback)法を用いてSi3N4膜32の溝幅を10nm程度広げる。この工程には、例えばホット燐酸などを用いることができる。この際、SiO2膜31とSi3N4膜32との選択比が2以上確保できるような等方性エッチングを用いることが望ましい。
加工後のSi3N4膜32の全面には、図3(b)に示すように、STI溝33が完全に埋まるように塗布型溶液を塗布する。例えば、Si3N4膜32上で膜厚600nm程度になるように塗布膜を形成する。塗布膜は、例えば次のような方法により形成することができる。まず、スピンコーティング法を用いて過水素化シラザン重合体((SiH2NH)n)溶液をSi3N4膜32の全面に塗布する。
次いで、200℃以下の温度、例えば150℃程度で3分程度のベーキングを行なって溶媒を揮発させる。これによって、ポリシラザン(PSZ)膜35が形成される。
次いで、200℃以下の温度、例えば150℃程度で3分程度のベーキングを行なって溶媒を揮発させる。これによって、ポリシラザン(PSZ)膜35が形成される。
Si3N4膜32の膜厚は、堆積当初の200nmから190nm程度に減少しているので、PSZ膜35の表面からSTI溝33の底部までの距離は、1100nm程度となる。PSZ膜35の埋め込み特性は良好であり、100nm程度の狭いSTI溝33に対しても空孔を発生することなく、埋め込めることが確認された。
次に、Si3N4膜32上のPSZ膜35を、例えばCMP法により選択的に除去して、図4(c)に示すようにSi3N4膜32表面を露出させる。この結果、表面のみを露出した形状でSTI溝33の中にPSZ膜35が形成される。この形状が、本発明の実施形態にとって重要なポイントである。
PSZ膜35は軟弱であるので、CMPにおいては、通常よりも粒径の大きな柔らかい研磨材(スラリー)が用いられる。また、荷重を調整して研磨速度を制御することが望まれる。CMP加工によって、STI溝33底からPSZ膜35表面までの距離tは、480nm程度と非常に短くなる。
すなわち、STI溝33底からPSZ膜35表面までの距離tは、従来の方法におけるマスク上の領域の膜厚に相当することになる。あるいは、距離tは、十分に広いSTI溝幅部におけるPSZ膜の膜厚程度に相当するともいえる。CMPに先立って、水蒸気を含む雰囲気で200℃以上450℃以下の温度で60分程度熱処理してもよい。これによって、PSZ膜35のCMPに対する膜強度を高めて、耐CMP化処理を施すことができる。なお、500℃を越える温度で600nm以上の膜厚のPSZ膜を熱処理すると、膜収縮(shrink)が起こり、膜全体がSiO2膜に変化しきれない。このため、熱処理温度は、350℃以上450℃以下とすることがより好ましい。
次に、図4(d)に示すように、PSZ膜が500nmより薄くなった段階で水蒸気雰囲気中において、例えば800℃の燃焼酸化(以下、BOX酸化と称する)を30分程度行なうことによって、PSZ膜35は完全にSiO2膜36に変化する。水蒸気雰囲気は、水と酸素とを供給することにより形成することができる。この際の反応は、以下の化学式(1)で表わされる。
SiH2NH + 2O → SiO2 + NH3 ・・・(1)
水蒸気(H2O)の分解により酸素Oが生じ、PSZ膜35は酸素と反応して、SiO2とNH3(アンモニアガス)とが生成する。こうして、PSZ膜35はSiO2膜36に変化する。素子形成領域はSi3N4膜32に覆われているので、シリコン基板30の表面は酸化されない。
水蒸気(H2O)の分解により酸素Oが生じ、PSZ膜35は酸素と反応して、SiO2とNH3(アンモニアガス)とが生成する。こうして、PSZ膜35はSiO2膜36に変化する。素子形成領域はSi3N4膜32に覆われているので、シリコン基板30の表面は酸化されない。
この化学反応は、STI溝33表面に露出しているPSZ膜35の表面から進行する。
800℃で30分間程度BOX酸化を行なうことによって、PSZ膜35におけるSi−N結合はSi−O結合へと変換される。その結果、STI溝33に埋め込まれたPSZ膜35を、溝底まで完全にSiO2膜36へ変換することができ、変換効率が向上する。
BOX酸化工程においては、Si−O結合への変換効率をさらに向上させるために、2段階BOX酸化法を用いてもよい。この場合には、まず、水蒸気を含む雰囲気中、200〜450℃の比較的低温で30〜60分程度保持する。200℃未満の場合には、Si−N結合を十分にSi−O結合に変換することが困難となり、一方、450℃を越えると、PSZ膜35の収縮(shrink)を引き起こすおそれがある。この際の温度は、好ましくは350〜450℃である。その後、水蒸気雰囲気のまま450〜1000℃、好ましくは800℃程度の高温まで昇温して、さらに30分程度の熱処理を行なう。450℃未満の場合には、PSZ膜を十分にSiO2膜に変換することが困難となる。一方、1000℃を越えると結晶に欠陥が生じるおそれがある。
2段階のBOX酸化法は、PSZ膜のSiO2膜への変換に特に有効である。
SiO2膜への変換が始まる温度(例えば400℃程度の温度)で、一定の時間保持することが重要である。高温側へ連続して昇温させると、変換が十分に進行する前にPSZ膜の収縮が起こり、SiO2膜への変換が進みにくくなる傾向がある。また、PSZ膜をSiO2膜に効率よく変換するために、水素燃焼酸化による高濃度の水蒸気を用いて水蒸気雰囲気を形成することが望まれる。
SiO2膜への変換が始まる温度(例えば400℃程度の温度)で、一定の時間保持することが重要である。高温側へ連続して昇温させると、変換が十分に進行する前にPSZ膜の収縮が起こり、SiO2膜への変換が進みにくくなる傾向がある。また、PSZ膜をSiO2膜に効率よく変換するために、水素燃焼酸化による高濃度の水蒸気を用いて水蒸気雰囲気を形成することが望まれる。
次に、図5(e)に示すように、酸化性雰囲気または窒素等の不活性ガス雰囲気中、800℃〜1100℃、例えば900℃程度で30分程度の熱処理を行なう。この熱処理によって、SiO2膜36に残留しているNH3やH2Oが放出されて、SiO2膜36が緻密化する。その結果、SiO2膜36より密度の高いSiO2膜37が得られ、膜のリーク電流を低減することができる。800℃未満の場合には、こうした効果を十分に得ることができない。一方、1000℃を越えると、結晶欠陥を発生させるおそれがある。酸素雰囲気中であれば、膜中の炭素(C)等の不純物濃度を低減することができる。また、リーク電流や膜とシリコン基板との界面における固定電荷が低減される。一方、窒素ガス等の不活性ガス雰囲気で行なうと、STI溝33中のシリコン側面の酸化を抑えることができる。この場合には、素子幅の減少(すなわちSTI幅の増加)を抑えることができる。
緻密化処理中も、素子形成領域はSi3N4膜32で覆われているため、シリコン基板30の表面は酸化性雰囲気においても酸化されることがない。SiO2膜36の緻密化処理には、通常の炉による熱処理以外にRTA(Rapid Thermal Anealing)やRTO(Rapid Thermal Oxidation)を用いてもよい。RTAの場合は、より高温、例えば950℃で20秒程度の熱処理を行なうことができる。
次に、Si3N4膜32およびSiO2膜31を除去して、図5(f)に示すようにシリコン基板30の表面を露出させる。SiO2膜37は、緩衝化フッ酸(バッファードHF)によるウェットエッチングレートが、熱酸化膜の1.4倍程度である。BOX酸化直後のSiO2膜36のウェットエッチングレートは、熱酸化膜の2〜2.5倍であったので、SiO2膜37の熱酸化膜に対するウェットエッチングレートは低減されたことになる。このため、SiO2膜31を除去する際にも、STI溝33上部のSiO2膜37が過剰にエッチングされることがない。その結果、図示するように、シリコン基板30表面より上部にわずかに突出したSiO2膜38が埋め込まれたSTI構造が得られる。
この後、犠牲酸化膜の形成、チャネルイオン注入、犠牲酸化膜除去、ゲート絶縁膜の形成、ゲート電極の形成、ソース/ドレイン拡散層の形成、層間絶縁膜の形成、コンタクト形成、配線層の形成、パッシベーション膜の形成、パッド形成などを経てMOSトランジスタが完成する。
第1の実施形態にかかる半導体装置の製造方法によれば、PSZ膜を用いて窪みや高さの変動など形状劣化のないSTI構造を有する半導体装置を形成することができる。特に、マスク部材上のPSZ膜を除去してPSZ膜をSTI溝内に選択的に残置し、STI溝底部からのPSZ膜表面までの距離を低減した後に、BOX酸化によりPSZ膜をSiO2膜に変換している。このため、溝幅が100nm程度以下の狭いSTI溝においても、STI溝内のPSZ膜を完全にSiO2膜に変換することができる。したがって、劣化が低減された形状の素子分離構造をSTI溝内に形成することができる。
また、PSZ膜を薄膜化することによって、STI溝中におけるPSZ膜のSiO2膜への変換効率が向上するとともに、SiO2膜の緻密化が促進される。その結果、熱酸化膜に対するエッチングレートを十分に低減することができる。また、STI形成後のプロセスで繰り返されるシリコン基板表面の酸化工程や酸化膜除去などの工程においても、良好な形状のSTI構造を維持して素子分離が実現できる。さらに、リーク電流の低減やSTI溝底における固定電荷が低減され、製品の歩留まりを向上することができる。
(第2の実施形態)
図6を参照して、第2の実施形態に係る半導体装置の製造方法を説明する。本実施の形態は、SiO2膜の緻密化工程のみが第1の実施形態とは異なる。図3(a)のSTI溝33形成から、図4(d)で示されるPSZ膜のSiO2膜36への変換までの工程は実施形態1と同様である。したがって、第1の実施形態と異なる工程のみを以下に説明する。
図6を参照して、第2の実施形態に係る半導体装置の製造方法を説明する。本実施の形態は、SiO2膜の緻密化工程のみが第1の実施形態とは異なる。図3(a)のSTI溝33形成から、図4(d)で示されるPSZ膜のSiO2膜36への変換までの工程は実施形態1と同様である。したがって、第1の実施形態と異なる工程のみを以下に説明する。
本実施の形態では、図6(a)に示すように、SiO2膜36を緻密なSiO2膜37に変換させる前に、マスク部材としてのSi3N4膜32を除去する。すなわち、SiO2膜36の側面も露出させた後、酸化性雰囲気または不活性ガス雰囲気中で緻密化処理を行なって、緻密なSiO2膜37bを形成する。SiO2膜36の側面からもNH3やH2Oが放出されるため、SiO2膜の緻密化が促進される。
その結果、SiO2膜31を除去する際には、SiO2膜37bは過剰にエッチングされることがなく、図6(b)に示すように所望の形状で埋め込まれたSTI構造38bが得られる。
第2の実施形態にかかる半導体装置の製造方法によっても、PSZ膜を用いてSTI溝に埋め込み良好な形状のSTI構造を形成することができる。特に、PSZ膜を薄膜化してSiO2膜に変換した後、SiO2膜の側面を露出させて緻密化処理が行なわれる。これにより、100nm程度以下とSTI溝幅が狭い領域においても、SiO2膜の側面の領域からもSiO2膜の緻密化が促進される。その結果、熱酸化膜に対するエッチングレートが十分に低減される。こうして、STI構造の形成後のプロセスにおいても、良好な形状のSTI構造を維持することができ、製品の歩留まりを向上することができる。
以上、塗布型絶縁膜としてPSZ膜を用いて説明したが、塗布後に熱処理を施して絶縁膜に変化し得る他の塗布膜を用いることもできる。
また、素子分離用溝あるいは配線部のような段差を有する半導体基板上に、STP法によりPSZ膜のような誘電体膜を形成してもよい。ここで、図7を参照してSTP法について説明する。
まず、図7(a)に、ベースフィルム40上に誘電体膜41を剥離可能に塗布形成する。誘電体膜41としては、例えば上述したようなPSZ膜を用いることができる。この誘電体膜41を、配線部からなる段差43を有するシリコン基板42の表面に、図7(b)に示すように熱をかけながら圧着する。配線部上には、絶縁膜(図示せず)が段差を反映して形成されていてもよい。また、シリコン基板42における段差は、素子分離用溝あるいは電極に起因するものでもよい。
その後、図7(c)に示すようにベースフィルム40を剥離する。これによって、図7(d)に示すように、平坦な表面をもって段差43上に埋め込まれた誘電体膜41を形成することができる。段差43上における誘電体膜41の厚みは、ベースフィルム40上に形成する誘電体膜の厚みによって任意に制御することができる。
その後、図7(c)に示すようにベースフィルム40を剥離する。これによって、図7(d)に示すように、平坦な表面をもって段差43上に埋め込まれた誘電体膜41を形成することができる。段差43上における誘電体膜41の厚みは、ベースフィルム40上に形成する誘電体膜の厚みによって任意に制御することができる。
図8乃至図9を参照して、第3の実施形態に係る半導体装置の製造方法を説明する。これらの図面は、図1の点線部に対応した100nm程度以下の狭いSTI領域33aと、STI幅が100nmより大きい領域33bとの2つのSTI領域を示している。
まず、図8(a)に示すように、シリコン基板等の半導体基板30の表面にSiO2膜31を介してマスク部材としてのSi3N4膜32を形成し、STI溝33をシリコン基板30に形成する。ここでは、実施形態1においてすでに説明したような手法により、同様の膜厚で各膜を形成することができる。また、STI溝33も、実施形態1の場合と同様の幅や深さで、同様の方法により形成することができる。
さらに、実施形態1と同様の手法によりSTI溝33a,33bの側面に熱酸化膜34を形成した後、Si3N4膜32を選択的に10nm程度横方向に後退させる。
次に、STP法を用いて、図8(b)に示すようにSTI溝33に誘電体膜35を平坦に埋め込む。例えば、Si3N4膜32上で100nm程度の膜厚になるようにPSZ膜35を堆積する。なお、PSZ膜は、ベースフィルムに塗布する塗布装置において150℃程度で3分程度のベーキングを行なって、溶媒を揮発させておく。
Si3N4膜32の膜厚は、堆積当初の200nmから190nm程度に減少しているので、PSZ膜35の表面からSTI溝の溝底までの距離は、590nm程度となる。STP法による埋め込み特性は良好であり、100nm程度の細いSTI溝幅への空孔なしで埋め込むことができる。また、STI幅が広い領域へも同時に平坦に埋め込むことができる。
STP法によりPSZ膜を堆積することによって、STI溝33底からPSZ膜35表面までの距離Dは、590nm程度と非常に短い距離となる。すなわち、STI溝33底からPSZ膜35表面までの距離Dは、従来の方法におけるマスク上の領域の膜厚に相当することになる。あるいは、距離Dは、十分に広いSTI溝幅部におけるPSZ膜の膜厚程度に相当するともいえる。
次に、図8(c)に示すように、水蒸気雰囲気中で、例えば800℃のBOX酸化を30分程度行なうことによって、PSZ膜35はSiO2膜36に変換する。ここでの反応は、すでに説明した化学式(1)によって表わされる。
800℃で30分間程度のBOX酸化を行なうことによって、PSZ膜35におけるSi−N結合はSi−O結合へと変換される。その結果、STI溝33に埋め込まれたPSZ膜35を、溝底まで完全にSiO2膜36へ変換することができる。
すでに説明したように、2段階BOX酸化法を用いることによって、Si−O結合への変換効率をさらに向上させることができる。この場合には、まず、第1ステップとして水蒸気を含む雰囲気中、200℃〜450℃で30分〜60分程度保持する。この際の温度は、好ましくは350℃〜450℃である。その後、第2ステップとして水蒸気雰囲気を維持しつつ450℃〜1000℃、好ましくは700℃〜800℃の高温まで昇温して、さらに30分程度の熱処理を行なう。これによって、PSZ膜中に残留しているカーボン(C)などの不純物を取り除くこともできる。
2段階のBOX酸化法は、PSZ膜のSiO2膜への変換に特に有効である。
SiO2膜への変換が始まる温度(例えば400℃程度の温度)で、一定の時間保持することが重要である。高温側へ一気に昇温させると、Si−O結合への変換が十分に進行する前にPSZ膜の収縮が起こり、SiO2膜への変換が進みにくくなる。PSZ膜をSiO2膜に効率よく変換するために、水素燃焼酸化による高濃度の水蒸気を用いて水蒸気雰囲気を形成することが望まれる。雰囲気における水分濃度は、80%以上であることが好ましい。
SiO2膜への変換が始まる温度(例えば400℃程度の温度)で、一定の時間保持することが重要である。高温側へ一気に昇温させると、Si−O結合への変換が十分に進行する前にPSZ膜の収縮が起こり、SiO2膜への変換が進みにくくなる。PSZ膜をSiO2膜に効率よく変換するために、水素燃焼酸化による高濃度の水蒸気を用いて水蒸気雰囲気を形成することが望まれる。雰囲気における水分濃度は、80%以上であることが好ましい。
次に、図9(d)に示すように、酸化性雰囲気、または窒素等の不活性ガス雰囲気中、800〜1000℃、例えば900℃程度で30分程度の熱処理を行なう。この熱処理によって、SiO2膜36中に残留しているNH3やH2Oが放出されて、SiO2膜36が緻密化する。その結果、SiO2膜36より密度の高いSiO2膜37が得られ、膜のリーク電流を低減することができる。酸素雰囲気中であれば、膜中の炭素(C)等の不純物濃度をさらに低減することができる。
また、リーク電流や膜とシリコン基板との界面における固定電荷が低減される。
また、リーク電流や膜とシリコン基板との界面における固定電荷が低減される。
一方、窒素ガス等の不活性ガス雰囲気中で行なうと、STI溝33中のシリコン側面の酸化を抑えることができる。この場合には、素子幅の減少(すなわちSTI幅の増加)を抑えることができる。
緻密化処理中も、素子形成領域はSi3N4膜32で覆われているため、シリコン基板30の表面は酸化性雰囲気中で酸化されることはない。すでに説明したように、RTAやRTOによりSiO2膜36の緻密化処理を行なうこともできる。
さらに、STIの高さを調整するため、図9(e)に示すように、SiO2膜37をエッチバックしてSTI溝部にSiO2膜37を形成する。エッチバックは、ドライ・エッチング、ウェット・エッチング、または全面CMPとウェットエッチングとの組み合わせ等により行なうことができる。STIの高さは、後の工程でのウェットエッチングの回数によって決定される。例えば、SiO2膜32のエッチング、チャネルイオン注入時の犠牲酸化膜エッチング等、エッチング工程の回数によってSTI高さを調整することができる。ここでは、SiO2膜37の表面がシリコン基板30の表面から40nm程度になるように、STI高さを調整した。
次に、Si3N4膜32およびSiO2膜31を除去して、図9(f)に示すようにシリコン基板30の表面を露出させる。SiO2膜37は、緩衝化フッ酸(バッファードHF)によるウェットエッチングレートが、熱酸化膜の1.4倍程度である。BOX酸化直後のSiO2膜36のウェットエッチングレートは、熱酸化膜の2〜2.5倍であったので、SiO2膜37の熱酸化膜に対するウェットエッチングレートは低減されたことになる。このため、SiO2膜31を除去する際にも、STI溝33上部のSiO2膜37が過剰にエッチングされることがない。その結果、図示するように、シリコン基板30表面より上部にわずかに突出したSiO2膜38が埋め込まれたSTI構造が得られる。
この後、犠牲酸化膜の形成、チャネルイオン注入、犠牲酸化膜除去、ゲート絶縁膜の形成、ゲート電極の形成、ソース/ドレイン拡散層の形成、層間絶縁膜の形成、コンタクト形成、配線層の形成、パッシベーション膜の形成、パッド形成などを経てMOSトランジスタが完成する。
第3の実施形態にかかる半導体装置の製造方法によれば、PSZ膜を用いて窪みや高さの変動など形状劣化のないSTI構造を有する半導体装置を形成することができる。特に、STI幅が1μm以上の広い溝幅のみならず、STI溝幅が100nm程度以下の狭い溝幅においても、PSZ膜をウェーハ全面に薄く均一に成膜することができる。このため、STI溝内のPSZ膜を完全にSiO2膜に変換できる。したがって、STI溝幅によらずSTI溝内に形状劣化のない素子分離構造が実現できる。
また、PSZ膜を薄膜化することによって、STI溝中のおけるPSZ膜のSiO2膜への変換効率が向上するとともに、SiO2膜の緻密化が促進される。その結果、熱酸化膜に対するエッチングレートを十分に低減することができる。また、STI形成後のプロセスで繰り返されるシリコン基板表面の酸化工程や酸化膜除去などの工程においても、良好な形状のSTI構造を維持して素子分離が実現できる。さらに、リーク電流の低減やSTI溝底における固定電荷が低減され、製品の歩留まりを向上することができる。
(第4の実施形態)
図10を参照して、第4の実施形態に係る半導体装置の製造方法を説明する。
本実施の形態は、SiO2膜の緻密化工程のみが第3の実施形態とは異なる。図8(a)のSTI溝33形成から、図8(c)で示されるPSZ膜のSiO2膜36への変換までの工程は実施形態3と同様である。したがって、第3の実施形態と異なる工程のみを以下に説明する。
図10を参照して、第4の実施形態に係る半導体装置の製造方法を説明する。
本実施の形態は、SiO2膜の緻密化工程のみが第3の実施形態とは異なる。図8(a)のSTI溝33形成から、図8(c)で示されるPSZ膜のSiO2膜36への変換までの工程は実施形態3と同様である。したがって、第3の実施形態と異なる工程のみを以下に説明する。
本実施の形態では、図10(a)に示すように、SiO2膜36を緻密なSiO2膜37に変換させる前に、マスク部材としてのSi3N4膜32を除去する。
すなわち、SiO2膜36の側面も露出させた後、酸化性雰囲気または不活性ガス雰囲気中で緻密化処理を行なって、緻密なSiO2膜37bを形成する。SiO2膜36の側面からもNH3やH2Oが効率よく放出されるため、SiO2膜の緻密化が促進される。
すなわち、SiO2膜36の側面も露出させた後、酸化性雰囲気または不活性ガス雰囲気中で緻密化処理を行なって、緻密なSiO2膜37bを形成する。SiO2膜36の側面からもNH3やH2Oが効率よく放出されるため、SiO2膜の緻密化が促進される。
このため、SiO2膜31を除去する際には、SiO2膜37bは過剰にエッチングされることがなく、図10(b)に示すように所望の形状で埋め込まれたSTI構造38bが得られる。
第4の実施形態にかかる半導体装置の製造方法によっても、PSZ膜を用いてSTI溝に埋め込み良好な形状のSTI構造を形成することができる。特に、PSZ膜を薄膜化してSiO2膜に変換した後、SiO2膜の側面を露出させて緻密化処理が行なわれる。これにより、100nm程度以下とSTI溝幅が狭い領域においても、SiO2膜の側面の領域からもSiO2膜の緻密化が促進される。その結果、熱酸化膜に対するエッチングレートが十分に低減される。こうして、STI構造の形成後のプロセスにおいても、良好な形状のSTI構造を維持することができ、製品の歩留まりを向上することができる。
(第5の実施形態)
図11乃至図12を参照して、第5の実施形態に係る半導体装置の製造方法を説明する。本実施形態は、PMD(Pre−Metal Dielectric)構造を形成する方法である。
図11乃至図12を参照して、第5の実施形態に係る半導体装置の製造方法を説明する。本実施形態は、PMD(Pre−Metal Dielectric)構造を形成する方法である。
まず、図11(a)に示すように、シリコン基板51上にゲート電極52を形成し、これをSiO2膜やSi3N4膜からなる層間絶縁膜53で覆う。層間絶縁膜53の表面には、ゲート電極52に起因した段差が生じる。
こうした段差を有する層間絶縁膜53上には、図11(b)に示すようにSTP法を用いて誘電体膜54を形成する。これによって、ゲート電極52に起因した段差は、平坦な表面を有する誘電体膜54で埋め込まれる。
なお、図11(c)に示すように誘電体膜54Pの表面に多少の段差が残っても問題ない場合には、塗布法により誘電体膜54Pを形成してもよい。
STP法により誘電体膜54を形成するに当たっては、例えば、ゲート電極52上に形成された層間絶縁膜53上において200nm程度の膜厚となるように、誘電体膜54としてのPSZ膜を堆積する。PSZ膜は、ベースフィルムに塗布する塗布装置において150℃程度3分程度のベーキングを行なって、溶媒を揮発させておく。
ゲート電極52に起因して層間絶縁膜53表面に生じる段差は、層間絶縁膜53のカバレッジを考慮しても300nm程度である。したがって、PSZ膜54表面から層間絶縁膜53表面までの距離は、最大で500nm程度となる。STP法による埋め込み特性は良好であり、幅100nm程度の細いSTI溝へ空孔なしで埋め込むことができる。STP法により平坦なPSZ膜を形成することによって、層間絶縁膜53表面からPSZ膜54表面までの最大距離は、500nm程度と非常に短くなる。すなわち、PSZ膜は十分に薄く形成することができる。
次に、図11(d)に示すように、水蒸気雰囲気中で、例えば600℃のBOX酸化を30分程度行なうことによって、500nm程度の膜厚のPSZ膜54はSiO2膜55に変換される。この際の反応は、すでに説明した化学式(1)によって表わされる。ただし、層間絶縁膜53の下層にあるゲート電極などが酸化されないように、この熱処理は十分に低温(600℃以下)で行なうことが望まれる。
600℃で30分間程度BOX酸化を行なうことによって、PSZ膜54におけるSi−N結合はSi−O結合へと変換される。その結果、ゲート電極に起因した段差に埋め込まれたPSZ膜54を、SiO2膜55へ完全に変換することができる。
すでに説明したように、2段階BOX酸化法を用いることによって、Si−O結合への変換効率をさらに向上させることができる。この場合には、まず、水蒸気を含む雰囲気中、200〜450℃で30〜60分程度保持する。この際の温度は、好ましくは350〜450℃である。その後、水蒸気雰囲気を維持しつつ500〜600℃程度に昇温して、さらに30分程度の熱処理を行なう。これによって、PSZ膜中に残留している不純物、特にカーボン(C)や窒素(N)などを取り除くことができる。雰囲気における水分濃度は、80%以上であることが望まれる。
PSZ膜54の2段階BOX酸化によって、SiO2膜55への変換が進行する。こうして形成されたSiO2膜55のウェットエッチングレートは、熱酸化膜の約2倍程度となる。なお、低温で形成されたプラズマSiO2膜などのウェットエッチングレートは、熱酸化膜の4倍程度である。したがって、こうしたプラズマSiO2膜に比べて、SiO2膜55は熱酸化膜に対するウェットエッチングレートを半分程度に低減することができた。
次に、図12(e)に示すように、耐湿性の高いプラズマSi3N4膜56を例えば200nm程度堆積する。下地となるSiO2膜55がSTP法によって平坦に形成されているために、均一な薄いプラズマSi3N4膜56を形成することができる。
さらに、リソグラフィ法およびRIE法により、図12(f)に示すようにコンタクトホール57を形成する。
その後、図12(g)に示すように、配線層58、および層間絶縁膜59を形成する。コンタクトの配線層形成の前処理(ウェットエッチング処理)においてもコンタクトホール側面の異常エッチングが抑えられるため、良好な形状のコンタクトを形成することができる。
第5の実施形態にかかる半導体装置の製造方法においては、PSZ膜を用いてCMPを行なうことなく、PMD用の平坦な層間絶縁膜を600℃以下の低温工程で形成することができる。また、コンタクト形状も劣化しない層間絶縁膜を形成することが可能である。
(第6の実施形態)
図13を参照して、第6の実施形態に係る半導体装置の製造方法を説明する。
本実施形態においては、平坦性のよいパッシベーション膜構造を形成する方法を示す。
図13を参照して、第6の実施形態に係る半導体装置の製造方法を説明する。
本実施形態においては、平坦性のよいパッシベーション膜構造を形成する方法を示す。
まず、図13(a)に示すように、層間絶縁膜61上にメタル配線層62を形成し、その上に、プラズマ法によりP−SiO2膜63を形成する。ここでは、Alからなるメタル配線層62を例に挙げて説明する。
メタル配線層62に起因した段差を有するP−SiO2膜63上には、STP法を用いて図13(b)に示すように誘電体膜64を形成する。メタル配線層62に起因する段差には誘電体膜64が埋め込まれて、平坦な表面が得られる。
なお、誘電体膜64の表面に多少の段差が残っても問題ない場合には、塗布法により誘電体膜64を形成してもよい。
STP法により誘電体膜64を形成するに当たっては、例えばメタル配線層62上の層間絶縁膜6上において、100〜200nm程度の膜厚となるように誘電体膜64としてのPSZ膜を形成する。PSZ膜は、ベースフィルムに塗布する塗布装置において150℃程度3分程度のベーキングを行なって、溶媒を揮発させておく。
メタル配線層62に起因した段差は、層間絶縁膜63のカバレッジを考慮しても1μm程度となる。PSZ膜64の表面からプラズマSiO2膜63の表面までの距離は、最少で200nm程度となり、最大では1200nm程度となる。
STP法による埋め込み特性は良好であり、幅100nm程度の細い溝へも空孔なしで埋め込むことができる。STP法によって、PSZ膜64の成膜と平坦化とが同時に達成することができた。
STP法による埋め込み特性は良好であり、幅100nm程度の細い溝へも空孔なしで埋め込むことができる。STP法によって、PSZ膜64の成膜と平坦化とが同時に達成することができた。
次に、図13(c)に示すように、水蒸気雰囲気中で、例えば400℃のBOX酸化を60分程度行なうことによって、厚さ1μm程度のPSZ膜64はSiO2膜65に変換される。PSZ膜はSiO2膜に変換される。
こうしたBOX酸化の際、下地の配線層62の表面がわずかに酸化される場合がある。特に配線層62がAlからなる場合には、水蒸気雰囲気中で350℃以上の熱処理を行なうと、プラズマSiO2膜63を通して酸素が配線層62表面に達する。その結果、Al配線層の表面にアルミナ(Al2O3)膜66が5nm程度の膜厚で形成される。こうして生じたアルミナ層66は、均一性が非常に優れ、配線層62の周囲を覆うように形成される。このため、メタル配線層62の信頼性を著しく向上させることができる。
本実施形態においては、水蒸気を含む雰囲気中、200〜400℃で30〜60分程度保持することによって、BOX酸化を行なうことができる。これによって、PSZ膜64におけるSi−N結合はSi−O結合へ変換される。水蒸気雰囲気で酸化することによって、PSZ膜中に残留しているカーボン(C)や窒素(N)などの不純物を取り除くことができる。雰囲気中における水分濃度は、80%以上であることが望まれる。
PSZ膜64を400℃程度でBOX酸化することによって、SiO2膜65への変換が進む。このようにして得られたSiO2膜65のウェットエッチングレートは、熱酸化膜の約2.5倍程度である。なお、従来のパッシベーション用プラズマSiO2膜のウェットエッチングレートは、熱酸化膜の5倍程度である。したがって、こうしたプラズマSiO2膜に比べて、SiO2膜65は熱酸化膜に対するウェットエッチングレートを半分程度に低減することがきた。
その後、窒素雰囲気中、400℃で30分程度のアニール処理を行なってSiO2膜65中の水分を除去してもよい。
次に、図13(d)に示すように、透湿性の低いプラズマSi3N4膜67を例えば200nm程度堆積する。下地となるSiO2膜65がSTP法によって平坦に形成されているために、均一で薄いプラズマSi3N4膜67を形成することができる。下地が平坦なため、SiN膜の形成にはスパッタリング法を採用することも可能である。これによって、プラズマのダメージを低減することができる。
さらに、リソグラフィ法およびRIE法により、図13(e)に示すようにヴィアホール68を形成する。ヴィアホール68内には、常法により導電体を埋め込んでヴィアおよび配線層等を形成して、半導体装置が完成する。
本実施形態の方法においては、得られるSiO2膜65表面の平坦性が優れているために、均一な薄いプラズマSi3N4膜67を、その上に形成することができる。このため、Si3N4膜によるストレスの異常分布による信頼性の低下は防止される。また、水分の浸入を防止するプラズマSi3N4膜が安定して形成されることから、信頼性が向上する。特に、Al配線層の場合には、アルミナ膜がその周囲に形成されることによって、配線の信頼性を著しく向上させることができる。
本発明は、上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で種々変形して、実施できることは勿論である。
本発明により、LSI製品の歩留まりを向上することができ、その工業的価値は絶大である。
10…シリコン基板; 11…素子分離領域; 12…素子形成領域
13…ソース領域; 14…ドレイン領域; 15…ゲート酸化膜
16…ゲート電極; 17…層間絶縁膜; 18…コンタクトホール
19…メタル配線; 20…ソース電極; 21…ドレイン電極
30…シリコン基板; 31…SiO2膜; 32…Si3N4膜; 33…STI溝
34…熱酸化膜; 35…PSZ膜; 36…SiO2膜
37…緻密化されたSiO2膜; 38…STI溝中に埋め込まれたSiO2膜
40…ベースフィルム; 41…誘電体膜; 42…シリコン基板
43…配線部からなる段差; 51…シリコン基板; 52…ゲート電極
53…層間絶縁膜; 54…誘電体膜; 54P…誘電体膜; 55…SiO2膜
56…プラズマSi3N4膜; 57…コンタクトホール; 58…配線層
59…層間絶縁膜; 61…層間絶縁膜; 62…Al配線層
63…P−SiO2膜; 64…誘電体膜; 65…SiO2膜; 66…アルミナ層
67…Si3N4膜; 68…ヴィアホール; 100…シリコン基板
101…SiO2膜; 102…Si3N4膜; 103…STI溝
105…PSZ膜; 105a…SiO2膜への変換が不十分なPSZ膜
106,107…SiO2膜; 201…層間絶縁膜; 202…配線
203…P−SiO2膜; 204…P−SiN膜; 205…ヴィアホール
206…SOG膜。
13…ソース領域; 14…ドレイン領域; 15…ゲート酸化膜
16…ゲート電極; 17…層間絶縁膜; 18…コンタクトホール
19…メタル配線; 20…ソース電極; 21…ドレイン電極
30…シリコン基板; 31…SiO2膜; 32…Si3N4膜; 33…STI溝
34…熱酸化膜; 35…PSZ膜; 36…SiO2膜
37…緻密化されたSiO2膜; 38…STI溝中に埋め込まれたSiO2膜
40…ベースフィルム; 41…誘電体膜; 42…シリコン基板
43…配線部からなる段差; 51…シリコン基板; 52…ゲート電極
53…層間絶縁膜; 54…誘電体膜; 54P…誘電体膜; 55…SiO2膜
56…プラズマSi3N4膜; 57…コンタクトホール; 58…配線層
59…層間絶縁膜; 61…層間絶縁膜; 62…Al配線層
63…P−SiO2膜; 64…誘電体膜; 65…SiO2膜; 66…アルミナ層
67…Si3N4膜; 68…ヴィアホール; 100…シリコン基板
101…SiO2膜; 102…Si3N4膜; 103…STI溝
105…PSZ膜; 105a…SiO2膜への変換が不十分なPSZ膜
106,107…SiO2膜; 201…層間絶縁膜; 202…配線
203…P−SiO2膜; 204…P−SiN膜; 205…ヴィアホール
206…SOG膜。
Claims (7)
- 半導体基板に、溝パターンを有するマスク部材を用いて素子分離用溝を形成する工程、
過水素化シラザン重合体と溶媒とを含む塗膜から溶媒を揮発させて変換され、前記素子分離用溝の底部からの距離が600nm未満の平坦な表面を有するポリシラザン膜を、前記半導体基板上に形成する工程、
前記ポリシラザン膜を、水蒸気を含む雰囲気中で第1の温度に保持する低温熱処理工程、および
前記低温熱処理後の前記ポリシラン膜を、水蒸気を含む雰囲気中で前記第1の温度より高い第2の温度に保持して高温熱処理し、酸化シリコン膜に変化させる工程
を具備することを特徴とする半導体装置の製造方法。 - 前記第1の温度は、200℃以上450℃以下であり、前記第2の温度は450℃以上1000℃以下であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記酸化シリコン膜を、800℃以上1100℃以下の温度で熱処理して、前記酸化シリコン膜の緻密化処理を行なう工程をさらに具備することを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記酸化シリコン膜の緻密化処理は、酸化性雰囲気中または不活性ガス雰囲気中で行なわれることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記ポリシラザン膜を前記半導体基板上に形成する前に、等方性エッチングにより前記マスク部材の溝パターンの幅を広げることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- ドライ・エッチング、ウェット・エッチング、または全面CMPとの組み合わせにより、前記酸化シリコン膜をエッチバックして、表面の高さを下げる工程をさらに具備することを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。
- 前記ポリシラザン膜は、ベースフィルム上に剥離可能に形成された後、前記半導体基板に配置して熱および圧力をかけて前記ベースフィルムを剥離することにより、前記半導体基板上に形成されることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。
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2007
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