JP2009182270A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】良好な特性で且つ信頼性の高い素子分離領域を有する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０１上に、フラッシュメモリのメモリセルにおけるゲート絶縁膜１０２と電極膜１０３を含む積層膜を形成する工程と、前記積層膜を反応性イオンエッチングによって加工し、素子分離領域を形成するためのアイソレーション溝を形成し、このアイソレーション溝内に前記半導体基板の表面を露出させる工程と、前記アイソレーション溝内に、第一の埋め込み絶縁膜として、成膜時に下地選択性を示すＯ_３−ＴＥＯＳ膜１０７を形成する工程と、前記アイソレーション溝を第二の埋め込み絶縁膜１０８によって埋め込むことで、ＳＴＩ構造の素子分離領域を形成する工程とを具備する。
【選択図】 図７

Description

本発明は、シャロートレンチアイソレーション構造の素子分離領域を用いる半導体装置及びその製造方法に関し、例えばフラッシュメモリとその製造方法に適用されるものである。

ＬＳＩの微細化は、高集積化による素子の性能向上（動作速度向上及び低消費電力化）と製造コストの抑制を目的として積極的に進められている。近年、量産レベルでも最小加工寸法が６０ｎｍ以下のフラッシュメモリやゲート幅が６５ｎｍ以下のロジックデバイスが生産されるようになっており、技術的難度は高まってきてはいるものの、今後も一層の微細化が進展していくことが予測されている。

このような急激な素子の微細化のためには、素子面積の過半を占める素子分離領域の微細化が重要である。素子分離領域の形成方法としては、異方性エッチングで形成した溝に絶縁膜を埋め込むシャロートレンチアイソレーション（Shallow Trench Isolation:ＳＴＩ）技術が採用されている（例えば特許文献１参照）。ＳＴＩ構造の素子分離領域は微細化に適しており、溝幅は０．１ミクロン以下、具体的には７０ｎｍから５０ｎｍ程度に達している。

更なる素子分離領域の微細化も重要になってきているが、微細化に伴って素子分離領域形成の困難度も急激に増している。なぜならば、素子間の分離は隣接素子間の実効的距離、つまり素子分離領域を迂回するときの最短距離で決まるのに対し、デバイスを微細化しても絶縁性を低下させないためには、上記実効的距離を従来並みに保つ必要があるからである。すなわち、ＳＴＩのトレンチの幅は細くしつつ、深さを少なくともほぼ一定に保つことが求められる。このため、絶縁膜を埋め込むアイソレーション溝のアスペクト比は微細化の世代毎に大きくなり、埋め込みも急激に困難になっていく構図となっている。

特に、０．１ミクロン世代以降では、前述のアスペクト比が３以上になるために、現在、標準的なアイソレーション溝への絶縁膜埋め込み技術として用いられている、高密度プラズマＣＶＤ（High Density Plasma:ＨＤＰ−ＣＶＤ）で形成されたシリコン酸化膜による埋め込みにとって、ボイド（未充填）を生成しない埋め込みは非常に困難なものになる。そのため、特にロジックデバイスでは流動性を有するＯ_３−ＴＥＯＳ膜による埋め込みが主流になりつつある（例えば特許文献２参照）。

しかし、Ｏ_３−ＴＥＯＳ膜を用いる場合でもボイドあるいはシーム（seam）の除去のために、高温の水蒸気酸化によるキュアが必須であり、ゲート絶縁膜を先作りするフラッシュメモリに適用する場合は次のような種々の問題が発生する。

まず、ＳＴＩ形成時の水蒸気酸化で、ＳＴＩ側からの酸化剤の拡散による基板及びフローティングゲートの酸化によってゲート絶縁膜の実効膜厚が厚膜化してしまい信頼性が低下してしますので水蒸気酸化の適用は困難である。

また、アイソレーショントレンチの形成は通常反応性イオンエッチングで行うが、特にゲート絶縁膜を先作りするフラッシュメモリに適用する場合、アイソレーショントレンチ内面からエッチングダメージを除去するためのアクティヴエリア（ＡＡ）の酸化によってＳＴＩ側からの酸化剤の拡散による基板及びフローティングゲートの酸化によって厚膜化してしまい信頼性が低下する。

更に、ゲート電極を先作りしないデバイスでも、ＳＴＩ形成時の酸化によってＡＡが細くなってしまい充分なオン電流がとれないという問題があった。
特開平１１−２９７８１１号公報 特開２００１−１３５７１８号公報

本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、良好な特性で且つ信頼性の高い素子分離領域を有する半導体装置及びその製造方法を提供することにある。

本発明の一態様によると、半導体基板上に、フラッシュメモリのメモリセルにおけるゲート絶縁膜と電極膜を含む積層膜を形成する工程と、前記積層膜を反応性イオンエッチングによって加工し、素子分離領域を形成するためのアイソレーション溝を形成し、このアイソレーション溝内に前記半導体基板の表面を露出させる工程と、前記アイソレーション溝内に、第一の埋め込み絶縁膜として、成膜時に下地選択性を示すＯ_３−ＴＥＯＳ膜を形成する工程と、前記アイソレーション溝を第二の埋め込み絶縁膜によって埋め込むことで、シャロートレンチアイソレーション構造の素子分離領域を形成する工程とを具備する半導体装置の製造方法が提供される。

また、本発明の一態様によると、狭いシャロートレンチアイソレーションで素子分離されたセル部と、広いシャロートレンチアイソレーションで素子分離された周辺回路部と、前記セル部における第一のアイソレーション溝に埋め込まれた第一のＯ_３−ＴＥＯＳ膜と、前記周辺回路部における第二のアイソレーション溝に埋め込まれ、膜厚が前記第二のアイソレーション溝の底部角で厚くなるように埋め込まれた第二のＯ_３−ＴＥＯＳ膜と、前記第二のアイソレーション溝の前記第二のＯ_３−ＴＥＯＳ膜上に埋め込まれたＳＯＧ膜とを具備する半導体装置が提供される。

本発明によれば、良好な特性で且つ信頼性の高い素子分離領域を有する半導体装置及びその製造方法が得られる。

以下、本発明の実施形態について図面を参照して説明する。
［第一の実施形態］
本発明の第一の実施形態に係る半導体装置及びその製造方法について、図１乃至図７により説明する。本実施形態は、部分ＳＯＩ基板上に形成されたフローティングゲート型フラッシュメモリであり、素子分離領域を形成するためのアイソレーション溝に、第一の絶縁膜として下地選択性の強いＯ_３−ＴＥＯＳ膜を形成し、次に第二の絶縁膜として下地選択性のないＯ_３−ＴＥＯＳ膜を用いて埋め込む例である。

本方式により、セル部等の狭ＳＴＩは、ＳＴＩ底部から底上げされたような形状でほぼシームレスに埋め込まれる。このため、ＳＴＩ形成以降のウエットエッチング工程でＯ_３−ＴＥＯＳのシーム部がエッチングされてしまい、セル部の耐圧が低下するのを抑制できる。一方、周辺回路部の広いＳＴＩは、主に成膜速度の速い下地選択性のないＯ_３−ＴＥＯＳ膜で主に埋め込むのでプロセス時間の短縮をはかることができる。

まず、図１に示すように、部分ＳＯＩ基板１０１上にゲート絶縁膜となるシリコン熱酸窒化膜１０２を８ｎｍの厚さ、フローティングゲートとなるＰドープ多結晶シリコン膜１０３を６０ｎｍの厚さ、ＣＭＰの研磨ストッパとなるシリコン窒化膜１０４を６０ｎｍの厚さに積層して形成する。次に、基板全面に反応性イオンエッチング（ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜１０５を２００ｎｍの厚さに形成し、更にこのシリコン酸化膜１０５上にフォトレジスト膜（図示せず）を塗布形成する。引き続き、通常のリソグラフィ技術によってフォトレジスト膜を加工し、このフォトレジスト膜をマスクとして、ＲＩＥにより上記シリコン酸化膜１０５を加工してハードマスクを形成する。ここで、セル部のＳＴＩ幅は例えば４０ｎｍである。上記フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。

続いて、上記ＣＶＤシリコン酸化膜１０５で形成したハードマスクを用いて、ＲＩＥにより上記シリコン窒化膜１０４、Ｐドープ多結晶シリコン膜１０３、シリコン熱酸窒化膜１０２、及び部分ＳＯＩ基板１０１を順次加工して、部分ＳＯＩ基板１０１のバルク部分にエッチング深さが２２０ｎｍ程度の溝を形成する。更に、希弗酸処理を行って上記ＲＩＥ工程での反応生成物の残りを除去する。以上のようにしてＳＴＩとなるアイソレーション溝１０６が形成される。

次に、基板全面に第一のＯ_３−ＴＥＯＳ膜１０７をＳｉ基板上で１５０ｎｍ程度の厚さになるように形成する。ここで、Ｏ_３−ＴＥＯＳ膜の成膜温度は３８０℃、Ｏ_３／ＴＥＯＳ比は９．５である。本成膜条件ではＯ_３−ＴＥＯＳ膜の成長は強い下地依存性を示し、ＣＶＤシリコン酸化膜１０５、シリコン窒化膜１０４、及びＰドープ多結晶シリコン膜１０３上には殆ど成膜が起こらない。そのため、図２に示すように、Ｏ_３−ＴＥＯＳ膜１０７はＳＴＩの底部から選択成長しているかのような形状に形成される。

次に、図３に示すように、Ｏ_３−ＴＥＯＳ膜１０７で途中まで埋め込まれたアイソレーション溝１０６内に第二のＯ_３−ＴＥＯＳ膜１０８を形成し、アイソレーション溝１０６を完全に埋め込む。ここで、Ｏ_３−ＴＥＯＳ膜の成膜温度は５２０℃、Ｏ_３／ＴＥＯＳ比は３である。この条件ではＯ_３−ＴＥＯＳ膜１０８はほぼコンフォーマルに成膜されるが、第一のＯ_３−ＴＥＯＳ膜１０７で既に狭いアイソレーション溝はほぼ完全に埋め込まれ、広いアイソレーション溝もテーパ角の緩和された埋め込みやすい形状になっているため、殆どシームやボイドのない埋め込みが可能である。

なお、比較評価用に、アイソレーション溝を高温で成膜した下地依存性のないＯ_３−ＴＥＯＳ膜１０８でのみ埋め込んだ試料も作成した（図４参照）。

次に、窒素中において約９００℃の温度で３０分（minute）程度アニールすることにより、上記Ｏ_３−ＴＥＯＳ膜１０７，１０８を緻密化する。一般的にＯ_３−ＴＥＯＳ膜の熱処理には水蒸気酸化が必須であり、本実施形態のようなゲート絶縁膜が先に形成されている構造ではＯ_３−ＴＥＯＳ膜の熱処理中に基板１０１やフローティングゲートとなるＰドープ多結晶シリコン膜１０３が酸化されてしまう。このため、実効的なゲート酸化膜厚が増加してしまい、書き込み電圧の増大／電界集中による信頼性低下等が問題になる。

そこで、本実施形態では、２種類のＯ_３−ＴＥＯＳ条件を組み合わせてシーム／ボイドの発生を抑制している。これによって、窒素等の不活性ガスのアニールのみでＯ_３−ＴＥＯＳ膜の緻密化が可能になるため、フラッシュメモリの特性に影響を与えることなくＳＴＩ埋め込みができる。

次にＣＭＰ技術により、シリコン窒化膜１０３をストッパとして、Ｏ_３−ＴＥＯＳ膜１０８，１０７及びＣＶＤシリコン酸化膜１０５を研磨して、アイソレーション溝１０６内部にのみ残存せしめる。

次に反応性イオンエッチングによって、アイソレーション溝１０６内に残存する埋め込み絶縁膜（Ｏ_３−ＴＥＯＳ膜１０７，１０８）を１４０ｎｍ程度エッチバックする。次にホット燐酸中で上記シリコン窒化膜１０４を除去し、ＳＴＩ領域が形成される。

次に、図５に示すように、電極間絶縁膜（ＩＰＤ）となるＯＮＯ膜１０９を形成する。このＯＮＯ膜を形成する際には、フローティングゲートとなるＰドープ多結晶シリコン膜１０３の表面の自然酸化膜除去のために弗酸系の薬液による前処理が必須である。しかしながら、本実施形態では、Ｐドープ多結晶シリコン膜１０３側面に形成されているＯ_３−ＴＥＯＳ膜１０７はボトムアップ成長しているため、ほぼシームが存在しないのでウエットエッチングでＳＴＩの中央がエッチングされる現象は発生しない。

これに対して、比較用に作成した単一のＯ_３−ＴＥＯＳ膜で埋め込んだ試料では、図６に示すように、ＯＮＯ膜を形成するための前処理でＳＴＩ中央部がウエットエッチングされてしまい陥没する現象が見られた。

次に、図７に示すように、上記ＯＮＯ膜１０９上にコントロールゲート電極となるＰドープ多結晶シリコン膜１１０を形成し、公知のリソグラフィ技術及びＲＩＥ技術によってＰドープ多結晶シリコン膜１１０、ＯＮＯ膜１０９、Ｐドープ多結晶シリコン膜１０３を順次加工して、コントロールゲート及びフローティングゲートを形成する。以降の工程では、層間絶縁膜（ＩＬＤ）１１１，１１２，１１３を形成し、配線１１４，１１５及びコンタクトプラグ１１６，１１７の形成を行うことになるが詳細は省略し、図７にデバイスの最終構造のみを示す。

本実施形態のように、下地依存性の強いＯ_３−ＴＥＯＳ膜と下地依存性の低いＯ_３−ＴＥＯＳ膜を組み合わせてアイソレーション溝を埋め込むことで、ウエットエッチング耐性の強いＳＴＩを形成することができる。

なお、下地依存性の強いＯ_３−ＴＥＯＳ膜のみを用いてアイソレーション溝を埋め込むと、Ｏ_３−ＴＥＯＳ膜の表面が下地Ｓｉから離れるとＯ_３−ＴＥＯＳの成膜速度が急激に低下してしまうために、プロセス時間が長くなってしまう。上記Ｏ_３−ＴＥＯＳ膜の成膜速度（Film Thickness）と成膜時間（Deposition Time）との関係を図８に示す。

よって、本実施形態のように、下地依存性の強いＯ_３−ＴＥＯＳ膜は狭ＳＴＩを埋め込むためだけに用い、アイソレーション溝の残りは成膜速度の速い下地依存性のないＯ_３−ＴＥＯＳ膜で埋め込むことでプロセス時間の短縮が可能になる。

［第二の実施形態］
本発明の第二の実施形態に係る半導体装置及びその製造方法について、図９乃至図１２により説明する。本実施形態は、第一の実施形態とは異なりバルクシリコン基板使用のフローティングゲート型のフラッシュメモリであり、ＳＴＩを下地選択性の強いＯ_３−ＴＥＯＳ膜とＳＯＧ膜の一種である過水素化ポリシラザン膜(perhydro-polysilazane)で埋め込む例である。本実施形態では、Ｏ_３−ＴＥＯＳ膜とＳＯＧ膜とを組み合わせることで、ＳＯＧ膜の膜質が劣化しやすい狭ＳＴＩ内はＯ_３−ＴＥＯＳ膜、ＳＯＧ膜でも良好な膜質が実現しやすい広ＳＴＩはＳＯＧ膜とＯ_３−ＴＥＯＳ膜とのハイブリッド（Hybrid）埋め込みを行う。

このように下地選択性の強いＯ_３−ＴＥＯＳ膜の場合には、下地状態の影響でＯ_３−ＴＥＯＳ膜の埋め込み後の形状が逆テーパとなる部分が発生することがありうるが、埋め込み性のよいＳＯＧ膜と組み合わせることで、埋め込み不良発生を抑制することができる。

図９に示すように、半導体基板（シリコン基板）２０１上にゲート絶縁膜となるシリコン熱酸窒化膜２０２を８ｎｍの厚さ、フローティングゲートとなるＰドープ多結晶シリコン膜２０３を５０ｎｍの厚さ、ＣＭＰの研磨ストッパとなるシリコン窒化膜２０４を７０ｎｍの厚さに積層して形成する。次に基板全面に反応性イオンエッチング（ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜２０５を形成し、更にこのシリコン酸化膜２０５上にフォトレジスト膜（図示せず）を塗布形成する。次に通常のリソグラフィ技術によって上記フォトレジスト膜を加工し、このフォトレジスト膜をマスクにしたＲＩＥにより、上記シリコン酸化膜２０５を加工してハードマスクを形成する。上記フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。ここで、セル部のＳＴＩ幅は例えば３０ｎｍである。

上記ＣＶＤシリコン酸化膜２０５で形成したハードマスクを用いて、ＲＩＥにより上記シリコン窒化膜２０４、Ｐドープ多結晶シリコン膜２０３、シリコン熱酸窒化膜２０２、及び半導体基板２０１を順次加工して、半導体基板２０１にエッチング深さが２２０ｎｍ程度の溝を形成する。更に、希弗酸処理を行って上記ＲＩＥ工程での反応生成物の残りを除去する。以上のようにしてＳＴＩとなるアイソレーション溝２０６が形成される。

次に、基板全面にＯ_３−ＴＥＯＳ膜２０７をＳｉ基板上で３５０ｎｍ程度の厚さになるように形成する。ここでは、Ｏ_３−ＴＥＯＳ膜の成膜温度は４１０℃、Ｏ_３／ＴＥＯＳ比は１１である。本成膜条件でもＯ_３−ＴＥＯＳ膜の成長は強い下地依存性を示し、ＣＶＤシリコン酸化膜２０５、シリコン窒化膜２０４、Ｐドープ多結晶シリコン膜２０３上には殆ど成膜が起こらない。そのため、Ｏ_３−ＴＥＯＳ膜２０７はＳＴＩの底部から選択成長しているかのような形状に形成される。特に本条件ではＯ_３−ＴＥＯＳ膜２０７はハードマスクであるＣＶＤシリコン酸化膜２０５上には殆ど成長しないので、アイソレーション溝２０６の段差を低減した状態になっている。

次に、図１０に示すように、基板全面にポリシラザン膜２０８を埋め込む。ポリシラザン膜の形成方法は以下のように行う。平均分子量が２０００〜６０００の過水素化シラザン（パーハイドロシラザン）重合体［（ＳｉＨ_２ＮＨ）_ｎ］をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成し、その過水素化シラザン重合体溶液をスピンコーティング法により、上記半導体基板２０１の表面に塗布する。スピンコーティング法の条件は、例えば半導体基板２０１の回転速度１０００ｒｐｍ、回転時間３０秒、過水素化シラザン重合体溶液の滴下量２ｃｃであり、狙い塗布膜厚はベーク直後で３００ｎｍである。次に塗膜を形成した半導体基板２０１をホットプレート上で約１５０℃に加熱し、不活性ガス雰囲気中で約３分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態では塗膜中には溶媒起因の炭素あるいは炭化水素が不純物として数パーセントから十数パーセント程度残存しており、この状態では過水素化ポリシラザン膜は残留溶媒を含んだ密度の低いシリコン窒化膜に近い状態にある。

上記過水素化ポリシラザン膜を、３００℃程度の減圧水蒸気雰囲気中でシリコン基板の酸化量が０．８ｎｍの条件で酸化を行うことにより、ポリシラザン膜２０８中の窒素が脱離し、酸素が代わりに取り込まれることで、ポリシラザン膜２０８はシリコン酸化物に転換される。次に、Ｏ_３−ＴＥＯＳ膜２０７及びポリシラザン膜２０８を８５０℃程度のＮ_２中で約１時間アニールすることにより、Ｏ_３−ＴＥＯＳ膜２０７及びポリシラザン膜２０８を緻密化する。

次に、図１１に示すように、ＣＭＰ技術によりシリコン窒化膜２０４をストッパとして、ポリシラザン膜２０８、Ｏ_３−ＴＥＯＳ膜２０７、ＣＶＤシリコン酸化膜２０５を研磨して、アイソレーション溝２０６の内部にのみ残存せしめる。続いてホット燐酸中で上記シリコン窒化膜２０４を除去する。更に、反応性イオンエッチングによってＳＴＩ内のポリシラザン膜２０８、Ｏ_３−ＴＥＯＳ膜２０７を１００ｎｍ程度エッチバックすることによってＳＴＩ領域が形成される。

次に、図１２に示すように、電極間絶縁膜（ＩＰＤ）となるＯＮＯ膜２０９を形成する。更にコントロールゲート電極となるＰドープ多結晶シリコン膜２１０を形成し、公知のリソグラフィ技術及びＲＩＥ技術によってＰドープ多結晶シリコン膜２１０、ＯＮＯ膜２０９、及びＰドープ多結晶シリコン膜２０４を順次加工して、コントロールゲート及びフローティングゲートを形成する。以降の工程では層間絶縁膜（ＰＭＤ）２１１，２１２，２１３を形成し、配線２１４，２１５、コンタクトプラグ２１６，２１７の形成を行うことになるが詳細は省略し、図１２にデバイスの最終構造のみを示す。

なお、ＳＯＧ膜単独、あるいはＳＯＧとＳＴＩ内面にコンフォーマルに形成されたライナー絶縁膜（シリコン酸化膜乃至はシリコン窒化膜）との埋め込み（例えば特登３１７８４１２号公報、特開２００１−１３５７１８号公報、特開２００１−２６７４１１号公報、及び特開２００５−１６６７００号公報等）の従来例は多々あるが、本実施形態の構造での埋め込みとの相違は以下のようなものである。

ポリシラザン等のＳＯＧ膜は、通常２０％程度の膜収縮をすることによって強い引っ張り応力を作り出す。そのためＳＴＩをＳＯＧ膜単独あるいはＳＴＩ内面にコンフォーマルに形成されたライナー絶縁膜とＳＯＧ膜とのハイブリッドで埋め込んだ場合、(I)細い孤立のＡＡがＳＴＩからの引っ張り応力によって曲がったり変形したりする、(II)強い引っ張り応力でシリコン基板に結晶欠陥が発生する、(III)埋め込み材のＳＯＧ膜が自らの強い引っ張り応力のために膜剥れを起こす、等の問題があった。また、ＳＯＧ膜は溶媒起因のＣや原料起因のＮを含んでおり、(IV)これらの不純物が熱拡散して固定電荷になり、トランジスタ、特にＮチャネル型トランジスタのオフリーク電流を増大させるという問題もあった。

これに対し、本実施形態のＳＴＩ構造では、(I)ＡＡ端部にはＯ_３−ＴＥＯＳ膜が厚く形成されて補強材として働くのでＡＡの変形を抑制できる、(II)(III)実効的なアイレーション溝の段差が小さくできるのでＳＯＧ膜の塗布膜厚を薄くすることができる。そのため、引っ張り応力が抑制できるので結晶欠陥や膜剥れを抑制できる。(IV)ＳＯＧ膜を薄膜化できるので、ＳＯＧ膜中の不純物のアニール等による除去が容易になるため、固定電荷の発生が抑制され、トランジスタのオフリーク電流特性も改善する、等の効果が得られる。本実施形態の方法と、ＳＯＧ膜のみでＳＴＩを埋め込んだ場合（ポリシラザン６００ｎｍ塗布）のトランジスタ特性の比較表を示す。

上記表１の対比から、本第二の実施形態を採用することによって、固定電荷の影響を受けやすいＮチャネル型トランジスタ、結晶欠陥の影響を受けやすいＰチャネル型トランジスタのいずれのオフリーク電流も低減できていることがわかる。

［第三の実施形態］
本発明の第三の実施形態に係る半導体装置及びその製造方法について、図１３乃至１７により説明する。本実施形態は、部分ＳＯＩ基板上に形成されたチャージトラップ型フラッシュメモリに適用した例である。本実施形態では、下地選択性の強いＯ_３−ＴＥＯＳ膜でフラッシュメモリのセル部はライナー状に埋め込み、一方周辺回路部の広いＳＴＩはややボトムアップ形状に埋め込み、ＳＯＧ膜と組み合わせてＳＴＩを完全に埋め込む。上記第二の実施形態でも説明したように、広いＳＴＩの底上げは、ＳＯＧ膜の塗布膜厚を減らすことで応力及び固定電荷を緩和する効果がある。

図１３に示すように、部分ＳＯＩ基板３０１上にゲート絶縁膜となるシリコン熱酸窒化膜３０２を４ｎｍの厚さ、チャージトラップ層となるシリコン窒化膜３０３を１０ｎｍの厚さ、チャージリークを抑制する絶縁層となるアルミナ膜３０４を１５ｎｍの厚さ、コントロールゲート電極の一部となるＰドープ多結晶シリコン膜３０５を４０ｎｍの厚さ、ＣＭＰの研磨ストッパとなるシリコン窒化膜３０６を６０ｎｍの厚さに積層して形成する。次に、基板全面に反応性イオンエッチング（ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜３０７を２００ｎｍの厚さに形成し、更にこのシリコン酸化膜３０７上にフォトレジスト膜（図示せず）を塗布形成する。次に通常のリソグラフィ技術によって上記フォトレジスト膜を加工し、フォトレジスト膜をマスクとしたＲＩＥにより、上記シリコン酸化膜３０７を加工してハードマスクを形成する。ここで、セル部のＳＴＩ幅は例えば２５ｎｍである。上記フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。

上記ＣＶＤシリコン酸化膜３０７のハードマスクを用いたＲＩＥにより、上記シリコン窒化膜３０６、Ｐドープ多結晶シリコン膜３０５、アルミナ膜３０４、シリコン窒化膜３０３、シリコン熱酸窒化膜３０２、及び部分ＳＯＩ基板３０１を順次加工して、部分ＳＯＩ基板３０１のバルク部分にエッチング深さが２２０ｎｍ程度の溝を形成する。更に希弗酸処理を施してＲＩＥ工程での反応生成物の残りを除去する。以上のようにしてＳＴＩとなるアイソレーション溝３０８を形成する。

次に、図１４に示すように、基板全面にＯ_３−ＴＥＯＳ膜３０９をＳｉ基板上で１５０ｎｍ程度の厚さになるように形成する。この際、Ｏ_３−ＴＥＯＳ膜の成膜温度は４６０℃、Ｏ_３／ＴＥＯＳ比は８である。本成膜条件でもＯ_３−ＴＥＯＳ膜成長は下地依存性を示すが、第一の実施形態に比べて成膜温度が高いため、ボトムアップとコンフォーマル（Conformal）成膜が混じったような形状で成膜が起こる。そのため、ＣＶＤシリコン酸化膜３０７、シリコン窒化膜３０６、Ｐドープ多結晶シリコン膜３０５、アルミナ膜３０４、及びシリコン窒化膜３０３上には低い成膜速度でコンフォーマルに近い成膜が起こる。一方、Ｓｉ部では５倍以上の速い成膜速度で成膜が起こる。そのため、Ｏ_３−ＴＥＯＳ膜１０７は広いＳＴＩの底部から選択成長しているかのような形状に形成される。

次に、Ｏ_３−ＴＥＯＳ膜３０９で途中まで埋め込まれたアイソレーション溝３０８上にポリシラザン膜３１０を埋め込む。ポリシラザン膜の形成条件は第二の実施形態に記載したものと同様であるが、第二の実施形態に比べて本実施形態ではＯ_３−ＴＥＯＳ膜３０９の形成膜厚が薄いために、ポリシラザンの塗布膜厚は４００ｎｍ程度である。

また、図１５に示すように、比較評価用にＯ_３−ＴＥＯＳ膜３０９の条件を第一の実施形態の下地選択性のないＯ_３−ＴＥＯＳ膜の条件で形成し、やはりポリシラザン膜で完全にＳＴＩを埋め込んだ試料も作成した。この場合のポリシラザン膜の塗布膜厚は約５５０ｎｍである。

次に、窒素中において９００℃の温度で３０分間アニールすることにより、上記ポリシラザン膜３１０、及びＯ_３−ＴＥＯＳ膜３０９を緻密化する。次にＣＭＰ技術により、シリコン窒化膜３０６をストッパとして、上記ポリシラザン膜３１０、Ｏ_３−ＴＥＯＳ膜３０９を研磨して、図１６に示すようにアイソレーション溝３０８の内部にのみ残存せしめる。引き続き、反応性イオンエッチングによって、アイソレーション溝３０８内に残存する埋め込み絶縁膜（ポリシラザン膜３１０、及びＯ_３−ＴＥＯＳ膜３０９）を６０ｎｍ程度エッチバックする。次にホット燐酸中で上記シリコン窒化膜３０６を除去し、ＳＴＩ領域を形成する。

次に、コントロールゲート電極となるＰドープ多結晶シリコン膜３１１を形成する。上記Ｐドープ多結晶シリコン膜３１１の前処理では、Ｐドープ多結晶シリコン膜３０５表面の自然酸化膜除去のために弗酸系の薬液による前処理が必須である。本実施形態では、ポリシラザン膜３１０のウエットエッチングレートがＯ_３−ＴＥＯＳ膜３０９に比べて速いためにＳＴＩ中央がやや落ち込んだ形状になるが、このような形状自体は隣接セル間の容量を減らして、セル間干渉を防ぐのに有効である。

次に、図１７に示すように、公知のリソグラフィ技術及びＲＩＥ技術によってＰドープ多結晶シリコン膜３１１，３０５を加工する。更に基板全面にニッケル膜をスパッタで形成し、シリサイデーションアニール（silicidation anneal）後に反応しなかったニッケル膜を硫酸／過酸化水素水混合液でエッチングして除去することによりニッケルシリサイド電極３１２を形成する。このようにして、コントロールゲート及びチャージトラップ層が形成される。以降の工程では、層間絶縁膜（ＰＭＤ）３１３，３１４，３１５を形成し、配線３１６，３１７及びコンタクトプラグ３１８，３１９の形成を行うことになるが詳細は省略し、図１７にデバイスの最終構造のみを示す。

本実施形態も第二の実施形態と同様に、通常のコンフォーマルに成膜されるＣＶＤ絶縁膜をライナーに用いる場合に比べて、ＳＯＧ膜の塗布膜厚を薄膜化できる。これにより、ＳＯＧ膜起因の応力の緩和、応力の緩和による結晶欠陥／膜割れ／膜剥れの抑制、またＳＯＧ膜起因の不純物（Ｃ、Ｎ等）による固定電荷発生を抑制できるという利点がある。

本実施形態の方法と、比較評価用の下地選択性のないＯ_３−ＴＥＯＳ膜をライナーに用いた場合のトランジスタ特性の比較表を示す。

上記表１の対比から、本実施形態の方法によって固定電荷の影響を受けやすいＮチャネル型トランジスタ、結晶欠陥の影響を受けやすいＰチャネル型トランジスタのいずれのオフリーク電流も低減できていることがわかる。

［第四の実施形態］
本発明の第四の実施形態に係る半導体装置及びその製造方法について、図１８乃至図２１により説明する。本実施形態は、バルクシリコン基板を使用するフローティングゲート型のフラッシュメモリであり、ＳＴＩを下地選択性の強いＯ_３−ＴＥＯＳ膜とＳＯＧ膜の一種である過水素化ポリシラザン膜で埋め込む例である。但し、第二の実施形態とは異なり、下地依存性の強いＯ_３−ＴＥＯＳ膜を、第三の実施形態と同様にフラッシュメモリのセル部はライナー状に埋め込み、一方周辺回路部の広いＳＴＩはややボトムアップ形状に埋め込み、ＳＯＧ膜と組み合わせてＳＴＩを完全に埋め込む例である。

まず、図１８に示すように、半導体基板（シリコン基板）４０１上にゲート絶縁膜となるシリコン熱酸窒化膜４０２を８ｎｍの厚さ、フローティングゲートとなるＰドープ多結晶シリコン膜４０３を４０ｎｍの厚さ、及びＣＭＰの研磨ストッパとなるシリコン窒化膜４０４を７０ｎｍの厚さに積層して形成する。次に、基板全面に反応性イオンエッチング（ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜４０５を１５０ｎｍの厚さに形成し、更にこのシリコン酸化膜４０５上にフォトレジスト膜（図示せず）を塗布形成する。次に通常のリソグラフィ技術によって上記フォトレジスト膜を加工し、フォトレジスト膜をマスクとしたＲＩＥにより、上記シリコン酸化膜４０５を加工してハードマスクを形成する。上記フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。ここで、セル部のＳＴＩ幅は例えば４０ｎｍである。

上記ＣＶＤシリコン酸化膜４０５のハードマスクを用いたＲＩＥにより、上記シリコン窒化膜４０４、Ｐドープ多結晶シリコン膜４０３、シリコン熱酸窒化膜４０２、及び半導体基板４０１を順次加工して、半導体基板４０１にエッチング深さが２２０ｎｍ程度の溝を形成する。更に希弗酸処理でＲＩＥ工程での反応生成物の残りを除去する。以上のようにしてＳＴＩとなるアイソレーション溝４０６が形成される。

次に、図１９に示すように、基板全面にＯ_３−ＴＥＯＳ膜４０７をＳｉ基板上に１５０ｎｍ程度の厚さになるように形成する。ここでは、Ｏ_３−ＴＥＯＳ膜の成膜温度は４５０℃、Ｏ_３／ＴＥＯＳ比は１３である。本成膜条件でもＯ_３−ＴＥＯＳ膜成長は下地依存性を示すが成膜温度が高いために、ＣＶＤシリコン酸化膜４０５、シリコン窒化膜４０４、及びＰドープ多結晶シリコン膜４０３上には比較的コンフォーマル（Conformal）に近い成膜、Ｓｉ基板上ではＯ_３−ＴＥＯＳ膜４０７がＳＴＩの底部から選択成長しているかのような形状に形成される。これまでの実施形態同様に、Ｏ_３−ＴＥＯＳ膜４０７はハードマスクであるＣＶＤシリコン酸化膜４０５上には殆ど成長しないので、アイソレーション溝４０６の段差を低減した状態になっている。

次に、基板全面にポリシラザン膜４０８を形成し、アイソレーション溝４０６を埋め込む。ポリシラザン膜の形成方法は第二、第三の実施形態と同様であるので省略する。ここで、ポリシラザン膜厚は４００ｎｍ程度である。

次に、図２０に示すように、ＣＭＰ技術により、シリコン窒化膜４０４をストッパとして、ポリシラザン膜４０８、Ｏ_３−ＴＥＯＳ膜４０７、ＣＶＤシリコン酸化膜４０５を研磨して、アイソレーション溝４０６の内部にのみ残存せしめる。続いてホット燐酸中でシリコン窒化膜４０４を除去する。更に反応性イオンエッチングによってＳＴＩ内のポリシラザン膜４０８、Ｏ_３−ＴＥＯＳ膜４０７を８０ｎｍ程度エッチバックすることによってＳＴＩ領域が形成される。

次に、電極間絶縁膜（ＩＰＤ）となるＯＮＯ膜４０９、コントロールゲート電極となるＰドープ多結晶シリコン膜４１０を形成する。ＯＮＯ膜４０９を形成する際の前処理では、弗酸系のウエットエッチングを行うが、ポリシラザン膜のウエットエッチングレートはＯ_３−ＴＥＯＳ膜のウエットエッチングレートよりも速いために、ＳＴＩは中央が凹んだ形状になる。その上にＯＮＯ膜４０９、Ｐドープ多結晶シリコン膜４１０を順次形成すると、Ｐドープ多結晶シリコン膜４１０の一部がＳＴＩ内に埋め込まれた形状になり、隣接セル間を電気的に遮蔽する形状になる。

次に、図２１に示すように、公知のリソグラフィ技術及びＲＩＥ技術によってＰドープ多結晶シリコン膜４１０、ＯＮＯ膜４０９、及びＰドープ多結晶シリコン膜４０４を順次加工して、コントロールゲート及びフローティングゲートを形成する。以降の工程では層間絶縁膜（ＰＭＤ）４１１，４１２，４１３を形成し、配線４１４，４１５、コンタクトプラグ４１６，４１７の形成を行うことになるが詳細は省略し、図２１にデバイスの最終構造のみを示す。

本実施形態も第三の実施形態と同様に、通常のコンフォーマルに成膜されるＣＶＤ絶縁膜をライナーに用いる場合に比べて、ＳＯＧ膜の塗布膜厚を薄膜化できることにより、ＳＯＧ膜起因の応力の緩和、応力の緩和による結晶欠陥／膜割れ／膜剥れの抑制、またＳＯＧ膜起因の不純物（Ｃ、Ｎ等）による固定電荷発生を抑制できるという利点がある。これに加えて、ポリシラザン膜４０８のウエットエッチングレートがＯ_３−ＴＥＯＳ膜４０７に比べて速いために、ＳＴＩ中央がやや落ち込んだ形状になり隣接セル間の容量結合を減らして、セル間干渉の抑制作用があるという利点もある。

以上、４つの実施形態を示したが、本発明の手法は上記各実施形態に示した組み合わせに限定されることなく、ＳＴＩの埋め込み方、基板構造、フラッシュメモリの記憶方法等を任意に組み合わせて、同様の効果を実現することが可能である。

上述したように、第一乃至第四の実施形態は、Ｏ_３−ＴＥＯＳの成膜条件を低温の下地に対して強い選択性を有する条件を用いることで、ＳＴＩのアイソレーション溝内に不均一に成膜した第一の絶縁膜を形成し、次に形成する第二の絶縁膜と組み合わせてアイソレーション溝を埋め込むことで、良好な特性のＳＴＩの製造方法、及び良好な素子特性を有するフラッシュメモリを提供できる。しかも、これらの実施形態によって、非常に微細なＳＴＩを形成することが可能になるので、フラッシュメモリの一層の微細化による性能向上が可能になる。

［第五の実施形態］
本発明の第五の実施形態に係る半導体装置及びその製造方法について、図２２乃至図２５により説明する。本実施形態は、ゲート絶縁膜先作りのフラッシュメモリに適用した例である。本方式により、フローティングゲート底部がくさび状に酸化されるバーズビーク酸化を抑制しながら、アクティヴエリアの酸化によるスリミングが可能になる。

まず、図２３に示すように、半導体基板５０１上にゲート絶縁膜となるシリコン熱酸窒化膜５０２を８ｎｍの厚さ、フローティングゲートとなるＰドープ多結晶シリコン膜５０３を６０ｎｍの厚さ、及びＣＭＰの研磨ストッパとなるシリコン窒化膜５０４を６０ｎｍの厚さに積層して形成する。次に、基板全面に反応性イオンエッチング（ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜５０５を２００ｎｍの厚さに形成し、更にこのシリコン酸化膜５０５上にフォトレジスト膜（図示せず）を塗布形成する。次に通常のリソグラフィ技術によってフォトレジスト膜を加工し、このフォトレジスト膜をマスクにしたＲＩＥにより、上記シリコン酸化膜５０５を加工してハードマスクを形成する。ここで、セル部のＡＡ幅、ＳＴＩ幅はそれぞれ共に４０ｎｍ程度である。上記フォトレジスト膜は、アッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。

上記ＣＶＤシリコン酸化膜５０５で形成したハードマスクを用いて、ＲＩＥにより上記シリコン窒化膜５０４、Ｐドープ多結晶シリコン膜５０３、シリコン熱酸窒化膜５０２、及び半導体基板５０１を順次加工して、深さが２２０ｎｍ程度の溝を形成する。更に希弗酸処理でＲＩＥ工程での反応生成物の残りを除去する。以上のようにしてＳＴＩとなるアイソレーション溝５０６が形成される。

次に、基板全面に第一のＯ_３−ＴＥＯＳ膜５０７をＳｉ基板上で１５０ｎｍ程度の厚さになるように形成する。ここで、Ｏ_３−ＴＥＯＳ膜の成膜温度は３８０℃、Ｏ_３／ＴＥＯＳ比は９．５である。本成膜条件ではＯ_３−ＴＥＯＳ膜成長は強い下地依存性を示し、ＣＶＤシリコン酸化膜５０５、シリコン窒化膜５０４、及びＰドープ多結晶シリコン膜５０３上には殆ど成膜が起こらない。そのため、Ｏ_３−ＴＥＯＳ膜５０７はＳＴＩの底部から選択成長しているかのような形状に形成される。次に、上記Ｏ_３−ＴＥＯＳ膜５０７越しに、水素／酸素混合ガス中において１０００℃の温度で酸化を行い、シリコン熱酸化膜５０８の形成によってアイソレーション溝加工時の欠陥を除去すると共に、アクティヴエリアのスリミングを行う。

このような雰囲気では水素と酸素との反応により水ラジカルが形成される。水ラジカルの酸化特性を図２２に示す。本実施形態では、Ｏ_３−ＴＥＯＳ膜５０７表面からセル部のアイソレーション溝内面は２０ｎｍ以上離れているために、酸化時間を増やしても酸化量の増加速度は小さい。このような条件では酸化剤がフローティングゲート底部に拡散してくさび状に酸化するバーズビーク酸化は殆ど起こらず、また酸化量の制御も容易である。本実施形態では、上記水ラジカル酸化により、ＴＰ上で１８ｎｍの酸化条件で、Ｏ_３−ＴＥＯＳ膜５０７越しで約４ｎｍ、アクティヴエリアのスリミング量で４ｎｍの酸化を実現した。

次に、図２４に示すように、Ｏ_３−ＴＥＯＳ膜５０７で途中まで埋め込まれたアイソレーション溝５０６上に第二のＯ_３−ＴＥＯＳ膜５０９を形成し、アイソレーション溝５０６を完全に埋め込む。ここで、Ｏ_３−ＴＥＯＳ膜の成膜温度は５２０℃、Ｏ_３／ＴＥＯＳ比は３である。この条件では、Ｏ_３−ＴＥＯＳ膜５０９は、ほぼコンフォーマル（conformal）に成膜されるが、第一のＯ_３−ＴＥＯＳ膜で既に狭いアイソレーション溝はほぼ完全に埋め込まれ、広いアイソレーション溝もテーパ角の緩和された埋め込みやすい形状になっているため、殆どシームやボイドのない埋め込みが可能である。

次に、図２５に示すように、窒素中において９００℃の温度で３０分間アニールすることにより、上記Ｏ_３−ＴＥＯＳ膜５０７，５０９を緻密化する。一般的にＯ_３−ＴＥＯＳ膜の熱処理には水蒸気酸化が必須であり、本実施形態のようなゲート絶縁膜が先に形成されている構造ではＯ_３−ＴＥＯＳ膜の熱処理中に基板５０１やフローティングゲートとなるＰドープ多結晶シリコン膜５０３が酸化されてしまって、実効的なゲート酸化膜厚が増加してしまい、書き込み電圧の増大／電界集中による信頼性劣化等が問題になる。しかしながら、本実施形態では、２種類のＯ_３−ＴＥＯＳ条件を組み合わせてシーム／ボイドの発生を抑制することで、窒素等の不活性ガスのアニールのみでＯ_３−ＴＥＯＳ膜の緻密化が可能になるため、フラッシュメモリの特性に影響を与えることなく、ＳＴＩ埋め込みが可能になる。

次に、ＣＭＰ技術により、シリコン窒化膜５０４をストッパとして、Ｏ_３−ＴＥＯＳ膜５０７，５０９及びＣＶＤシリコン酸化膜５０５を研磨して、アイソレーション溝５０６の内部にのみ残存せしめる。

次に反応性イオンエッチングによって、ＳＴＩ高さを調整し、次にホット燐酸中でシリコン窒化膜５０４を除去し、ＳＴＩ領域を形成する。次に電極間絶縁膜（ＩＰＤ）となるＯＮＯ膜５１０、コントロールゲート電極となるＰドープ多結晶シリコン膜５１１を形成し、公知のリソグラフィ技術及びＲＩＥ技術によってＰドープ多結晶シリコン膜５１１、ＯＮＯ膜５１０、Ｐドープ多結晶シリコン膜１０３を順次加工して、コントロールゲート及びフローティングゲートを形成する。以降の工程では層間絶縁膜（ＩＬＤ）５１２，５１３，５１４を形成し、配線５１５，５１６及びコンタクトプラグ５１７，５１８形成を行うことになるが詳細は省略し、図２５にデバイスの最終構造のみを示す。

本実施形態のような構成並びに製造方法でも、上記各実施形態と実質的に同様な作用効果が得られる。

なお、本実施形態では、第二の絶縁膜として下地依存性のないＯ_３−ＴＥＯＳ膜を用いたが、第一の絶縁膜である下地依存性の強いＯ_３−ＴＥＯＳ膜埋め込み後に狭ＳＴＩはほぼ埋め込まれ、広いＳＴＩも第二の絶縁膜が埋め込みやすい順テーパ形状に底上げされるので、アイソレーション溝の残りはＨＤＰ−ＣＶＤシリコン酸化膜、ＬＰＣＶＤシリコン酸化膜、あるいはＳＯＧ膜による埋め込みも可能である。

［第六の実施形態］
本発明の第六の実施形態に係る半導体装置及びその製造方法について、図２６乃至２８により説明する。本実施形態はロジックデバイスであり、ＳＴＩを下地選択性の強いＯ_３−ＴＥＯＳ膜とＨＤＰ−ＣＶＤシリコン酸化膜で埋め込む例である。

まず、図２６に示すように、半導体基板６０１上に犠牲酸化膜となるシリコン熱酸化膜６０２を４ｎｍの厚さに、ＣＭＰの研磨ストッパとなるシリコン窒化膜６０３を１００ｎｍの厚さにそれぞれ形成する。次に基板全面に反応性イオンエッチング（ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜（図示せず）を形成し、更にフォトレジスト膜（図示せず）を塗布形成する。次に、通常のリソグラフィ技術によってフォトレジスト膜を加工し、フォトレジスト膜をマスクとしたＲＩＥにより、上記シリコン酸化膜を加工してハードマスクを形成する。上記フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。ここで、セル部のＡＡ幅、ＳＴＩ幅はそれぞれ例えば５０ｎｍ、４０ｎｍである。

上記ＣＶＤシリコン酸化膜６０４のハードマスクを用いて、ＲＩＥにより上記シリコン窒化膜６０３、シリコン熱酸化膜６０２、及び半導体基板６０１を順次加工して、半導体基板６０１にエッチング深さが３００ｎｍ程度の溝を形成する。更にウエット処理でＣＶＤシリコン酸化膜及びＲＩＥ工程での反応生成物の残りを除去する。以上のようにしてＳＴＩとなるアイソレーション溝６０４が形成される。本実施形態ではＡＡ幅を５０ｎｍと太目に仕上げることで、パターン倒れやパターン跳びが抑制できるという利点がある。

次に、基板全面にＯ_３−ＴＥＯＳ膜６０５をＳｉ基板上で１６０ｎｍ程度の厚さになるように形成する。ここでは、Ｏ_３−ＴＥＯＳ膜の成膜温度は４１０℃、Ｏ_３／ＴＥＯＳ比は１１である。本成膜条件でもＯ_３−ＴＥＯＳ膜成長は強い下地依存性を示し、シリコン窒化膜６０３、シリコン熱酸化膜６０２上には殆ど成膜が起こらない。そのため、Ｏ_３−ＴＥＯＳ膜６０５はＳＴＩの底部から選択成長とコンフォーマル成長が合成されたかのような形状に形成される。次に上記Ｏ_３−ＴＥＯＳ膜６０５越しに、水素／酸素混合ガス中において９５０℃の温度で酸化を行い、シリコン熱酸化膜６０６の形成によってアイソレーション溝加工時の欠陥を除去すると共に、アクティヴエリアのスリミングを行う。本実施形態では、上記水ラジカル酸化により、ＴＰ上で２０ｎｍの酸化条件で、Ｏ_３−ＴＥＯＳ膜６０５越しで約６ｎｍ、アクティヴエリアのスリミング量で約５ｎｍの酸化を行い、４５ｎｍのアクティヴエリア幅を実現した。

次に、図２７に示すように、基板全面にＨＤＰ−ＣＶＤシリコン酸化膜６０７を形成してアイソレーション溝６０４を埋め込む。ここで用いるＨＤＰ−ＣＶＤシリコン酸化膜６０７の被覆性（coverage）は、下地形状に強く依存するが、強い下地依存性を示すＯ_３−ＴＥＯＳ膜６０６形成によって、アイソレーション溝６０４内が順テーパ形状に底上げされているので、ＨＤＰ−ＣＶＤシリコン酸化膜６０７は比較的容易にボイドレスに埋め込むことができる。

次に、ＣＭＰ技術により、シリコン窒化膜６０３をストッパとして、ＨＤＰ−ＣＶＤシリコン酸化膜６０７、及びＯ_３−ＴＥＯＳ膜６０５を研磨して、アイソレーション溝６０４の内部にのみ残存せしめ、更にバッファード弗酸でウエットエッチバックしてＳＴＩの高さを調整する。続いてホット燐酸中でシリコン窒化膜６０３を除去し、弗酸系のウエットエッチングでシリコン熱酸化膜６０２を剥離してＳＴＩ領域が形成する。

続いて、図２８に示すように、ゲート絶縁膜６０８、ゲート電極６０９、サイドウォールスペーサ６１０、及び拡散層６１１をそれぞれ形成してトランジスタを形成する。以降の工程では層間絶縁膜（ＰＭＤ／ＩＬＤ）６１２，６１３，６１４，６１５，６１６，６１７を形成し、配線６１８，６１９，６２０，６２１，６２２、コンタクトプラグ６２３，６２４，６２５，６２６，６２７の形成を行うことになるが詳細は省略し、図２８にデバイスの最終構造のみを示す。

以上、２つの実施形態を示したが、本発明の手法は実施形態に示した組み合わせに限定されることなく、デバイス、ＳＴＩの埋め込み方、ＡＡ酸化方法等を任意に組み合わせても同様の効果が得られる。

本第五及び第六の実施形態によれば、Ｏ_３−ＴＥＯＳの成膜条件を低温の下地に対して強い選択性を有する条件を用いることで、ＳＴＩのアイソレーション溝内にほぼシームレスに成膜した第一の絶縁膜を形成し、次に第一の絶縁膜越しにＡＡ酸化を行うことにより、酸化剤の横方向拡散を抑えてアイソレーショントレンチ最表面のみの酸化を実現できる。続いて第一の絶縁膜上に第二の絶縁膜を形成してアイソレーション溝を埋め込むことで、ＡＡ領域を酸化で侵食しないＳＴＩの形成方法を提供できる。また、本実施形態によって、非常に微細なＳＴＩを形成することが可能になるので、フラッシュメモリやロジックデバイスの一層の微細化による性能向上が可能になる。

［第七の実施形態］
本発明の第七の実施形態に係る半導体装置及びその製造方法について、図２９乃至図３２により説明する。本実施形態はゲート絶縁膜先作りのフラッシュメモリに適用した例である。

本発明ではＯ_３−ＴＥＯＳ膜の下地選択性を強めるために、通常用いられるシリコン窒化膜系のＣＭＰストッパの代わりに、多結晶または非晶質のシリコン膜、またはシリコンゲルマニウム膜をＣＭＰのストッパとして用いる。なぜなら、Ｏ_３−ＴＥＯＳ膜の下地選択性（Ｏ_３−ＴＥＯＳ膜の成膜は、下地によって反応ガスを供給し始めてから実際に成膜が始まるまでの時間（incubation time）が異なる）は下表３のようになる。

Ｏ_３−ＴＥＯＳ成膜温度［℃］

すなわち、多結晶または非晶質のシリコン膜、またはシリコンゲルマニウム膜を用いることで単結晶シリコン基板に対して、ＣＭＰストッパ側面への成膜を抑制できるので、結果的にボトムアップ形状に成膜できる。このようなＣＭＰストッパを用いＯ_３−ＴＥＯＳ膜の成膜条件を低温の下地に対して強い選択性を有する条件を用いることで、ＳＴＩのアイソレーション溝内にほぼシームレスなボトムアップ形状に成膜した第一の絶縁膜を形成できる。続いて第一の絶縁膜上に第二の絶縁膜を形成してアイソレーション溝を埋め込むことで、ＡＡ領域を酸化で侵食しないＳＴＩの形成方法を提供できる。また、本実施形態によって、非常に微細なＳＴＩを形成することが可能になるので、フラッシュメモリやロジックデバイスの一層の微細化による性能向上が可能になる。

まず、図２９に示すように、半導体基板７０１上にゲート絶縁膜となるシリコン熱酸窒化膜７０２を８ｎｍの厚さ、フローティングゲートとなるＰドープ多結晶シリコン膜７０３を６０ｎｍの厚さ、Ｐドープ多結晶シリコン膜７０３の表面をプラズマ酸化してシリコン熱酸化膜７０４を１０ｎｍの厚さに積層して形成し、更にＣＭＰの研磨ストッパとなる多結晶シリコン膜７０５を５０ｎｍの厚さに形成する。次に基板全面に反応性イオンエッチング（ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜（図示せず）を２００ｎｍの厚さに形成し、更にこのシリコン酸化膜上にフォトレジスト膜（図示せず）を塗布形成する。

次に通常のリソグラフィ技術によってフォトレジスト膜を加工し、このフォトレジスト膜をマスクとしたＲＩＥにより、上記シリコン酸化膜を加工してハードマスクを形成する。上記フォトレジスト膜は、アッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。上記ＣＶＤシリコン酸化膜のハードマスクを用いて、ＲＩＥにより上記多結晶シリコン膜７０５、シリコン熱酸化膜７０４、Ｐドープ多結晶シリコン膜７０３、シリコン熱酸窒化膜７０２、及び半導体基板７０１を順次加工して、深さが２２０ｎｍ程度の溝を形成する。更に弗酸蒸気処理によってハードマスクのＣＶＤシリコン酸化膜、及びＲＩＥ工程での反応生成物の残りを除去する。以上のようにしてＳＴＩとなるアイソレーション溝７０６が形成される。

次に、図３０に示すように、基板全面に第一のＯ_３−ＴＥＯＳ膜７０７をＳｉ基板上で２００ｎｍ程度の厚さになるように形成する。ここで、Ｏ_３−ＴＥＯＳ膜の成膜温度は４００℃、Ｏ_３／ＴＥＯＳ比は９．５である。本成膜条件ではＯ_３−ＴＥＯＳ膜成長は強い下地依存性を示し、多結晶シリコン膜７０５、シリコン熱酸化膜７０４、及びＰドープ多結晶シリコン膜７０３上には殆ど成膜が起こらない。そのため、Ｏ_３−ＴＥＯＳ膜７０７はＳＴＩの底部から選択成長しているかのようなボトムアップ形状に形成される。

次に、Ｏ_３−ＴＥＯＳ膜７０７上に第二のＯ_３−ＴＥＯＳ膜７０８を形成し、アイソレーション溝７０６を完全に埋め込む。この際の第二のＯ_３−ＴＥＯＳ膜の成膜温度は５４０℃、Ｏ_３／ＴＥＯＳ比は３である。この条件ではＯ_３−ＴＥＯＳ膜７０８はほぼコンフォーマルに成膜されるが、第一のＯ_３−ＴＥＯＳ膜で既に狭いアイソレーション溝はほぼ完全に埋め込まれ、広いアイソレーション溝もテーパ角の緩和された埋め込みやすい形状になっているため、殆どシームやボイドのない埋め込みが可能である。

次に、窒素中において約８５０℃の温度で１時間程度アニールすることにより、上記Ｏ_３−ＴＥＯＳ膜７０７，７０８を緻密化する。一般的にＯ_３−ＴＥＯＳ膜の熱処理には水蒸気酸化が必須であり、本実施形態のようなゲート絶縁膜が先に形成されている構造では、Ｏ_３−ＴＥＯＳ膜の熱処理中に基板７０１やフローティングゲートとなるＰドープ多結晶シリコン膜７０３が酸化されてしまう。この結果、実効的なゲート酸化膜厚が増加して、書き込み電圧の増大／電界集中による信頼性劣化等が問題になる。

しかしながら、本実施形態では、２種類のＯ_３−ＴＥＯＳ条件を組み合わせ、特に第一のＯ_３−ＴＥＯＳ条件はほぼ完全なボトムアップ形状になりシーム／ボイドの発生が抑制されるので、窒素等の不活性ガスのアニールのみでＯ_３−ＴＥＯＳ膜の緻密化が可能になる。よって、フラッシュメモリの特性に影響を与えることなく、ＳＴＩ埋め込みが可能になった。

次に、ＣＭＰ技術により、多結晶シリコン膜７０５をストッパとして、Ｏ_３−ＴＥＯＳ膜７０７，７０８を研磨して、アイソレーション溝７０６の内部にのみ残存せしめると図３１に示した構成となる。

次に、図３２に示すように、反応性イオンエッチングによって、ＳＴＩの高さを調整し、ドライエッチング（ＣＤＥ）で多結晶シリコン膜７０５を除去し、ＳＴＩ領域を形成する。次に、弗酸系のウエットエッチングでシリコン熱酸化膜７０４及びＰドープ多結晶シリコン膜７０３上のシリコン酸化膜を剥離し、次に電極間絶縁膜（ＩＰＤ）となるＯＮＯ膜７０９、コントロールゲート電極となるＰドープ多結晶シリコン膜７１０を形成し、公知のリソグラフィ技術及びＲＩＥ技術によってＰドープ多結晶シリコン膜７１０、ＯＮＯ膜７０９、Ｐドープ多結晶シリコン膜７０３を順次加工して、コントロールゲート及びフローティングゲートを形成する。以降の工程では層間絶縁膜（ＩＬＤ）７１１，７１２，７１３を形成し、配線７１４，７１５及びコンタクトプラグ７１６，７１７の形成を行うことになるが詳細は省略し、図３２にデバイスの最終構造のみを示す。

本実施形態のような構成並びに製造方法でも、上記各実施形態と実質的に同様な作用効果が得られる。

なお、本実施形態では第二の絶縁膜として下地依存性のないＯ_３−ＴＥＯＳ膜を用いたが、第一の絶縁膜である下地依存性の強いＯ_３−ＴＥＯＳ膜埋め込み後に狭ＳＴＩはほぼ埋め込まれ、広いＳＴＩも第二の絶縁膜が埋め込みやすい順テーパ形状に底上げされる。よって、アイソレーション溝の残りはＨＤＰ−ＣＶＤシリコン酸化膜、ＬＰＣＶＤシリコン酸化膜、あるいはＳＯＧ膜による埋め込みも可能である。

［第八の実施形態］
本発明の第八の実施形態に係る半導体装置及びその製造方法について図３３乃至図３５により説明する。本実施形態はロジックデバイスの例であり、ＳＴＩを下地選択性の強いＯ_３−ＴＥＯＳ膜とＨＤＰ−ＣＶＤシリコン酸化膜で埋め込む例である。

まず、図３３に示すように、半導体基板８０１上に犠牲酸化膜となるシリコン熱酸化膜８０２を４ｎｍの厚さ、ＣＭＰの研磨ストッパとなるＰドープ非晶質シリコン膜８０３を１００ｎｍ程度の厚さに形成する。次に基板全面に反応性イオンエッチング（ＲＩＥ）のマスクとなるＣＶＤシリコン酸化膜（図示せず）を形成し、更にこのシリコン酸化膜上にフォトレジスト膜（図示せず）を塗布形成する。次に通常のリソグラフィ技術によってフォトレジスト膜を加工し、このフォトレジスト膜をマスクとしたＲＩＥにより上記シリコン酸化膜を加工してハードマスクを形成する。上記フォトレジスト膜は、アッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。上記ＣＶＤシリコン酸化膜のハードマスクを用いて、ＲＩＥにより上記シリコン窒化膜８０３、シリコン熱酸化膜８０２、及び半導体基板８０１を順次加工して、半導体基板８０１にエッチング深さが３００ｎｍ程度の溝を形成する。更にウエット処理でＣＶＤシリコン酸化膜、及びＲＩＥ工程での反応生成物の残りを除去する。以上のようにしてＳＴＩとなるアイソレーション溝８０４が形成される。

次に、基板全面にＯ_３−ＴＥＯＳ膜８０５をＳｉ基板上で１２０ｎｍ程度の厚さになるように形成する。ここでのＯ_３−ＴＥＯＳ膜の成膜温度は４５０℃、Ｏ_３／ＴＥＯＳ比は１１である。本成膜条件でもＯ_３−ＴＥＯＳ膜成長は強い下地依存性を示し、シリコン窒化膜８０３、シリコン熱酸化膜８０２上には殆ど成膜が起こらない。そのため、Ｏ_３−ＴＥＯＳ膜８０５はＳＴＩの底部から選択成長とコンフォーマル成長が合成されたかのような形状に形成される。

次に、図３４に示すように、基板全面にＨＤＰ−ＣＶＤシリコン酸化膜８０６を形成し、アイソレーション溝８０４を埋め込む。ＨＤＰ−ＣＶＤシリコン酸化膜８０６の被覆性は下地形状に強く依存するが、強い下地依存性を示すＯ_３−ＴＥＯＳ膜８０５の形成によって、アイソレーション溝８０４内は順テーパ形状に底上げされているので、ＨＤＰ−ＣＶＤシリコン酸化膜８０６は比較的容易にボイドレスに埋め込むことができる。

次に、ＣＭＰ技術により、シリコン窒化膜８０３をストッパとして、ＨＤＰ−ＣＶＤシリコン酸化膜８０６、Ｏ_３−ＴＥＯＳ膜８０５を研磨して、アイソレーション溝８０４内部にのみ残存せしめ、更にバッファード弗酸でウエットエッチバックしてＳＴＩの高さを調整する。続いてホット燐酸中でシリコン窒化膜８０３を除去し、弗酸系のウエットエッチングでシリコン熱酸化膜８０２を剥離してＳＴＩ領域が形成された。

続いて、図３５に示すように、ゲート絶縁膜８０７、ゲート電極８０８、サイドウォールスペーサ８０９、拡散層８１０を形成してトランジスタを形成する。以降の工程では層間絶縁膜（ＰＭＤ／ＩＬＤ）８１１，８１２，８１３，８１４，８１５，８１６を形成し、配線８１７，８１８，８１９，８２０，８２１、コンタクトプラグ８２２，８２３，８２４，８２５，８２６の形成を行うことになるが詳細は省略し、図３５にデバイスの最終構造のみを示す。

以上、２つの実施形態を示したが、本発明の手法は実施形態に示した組み合わせに限定されることなく、デバイス、ＣＭＰストッパ膜の膜種（非晶質、多結晶、ノンドープ、Ｐドープ、Ｂドープ、Ａｓドープ、シリコン膜、シリコンゲルマニウム膜）、ＳＴＩの埋め込み方等を任意に組み合わせても、同様の効果を実現することが可能である。

上述したように、本発明の第一の態様に係るフラッシュメモリの製造方法は、半導体基板上にフラッシュメモリのメモリセルを形成するゲート絶縁膜、電極膜等の積層膜を形成する工程と、反応性イオンエッチングによって上記積層膜を加工し、更にシャロートレンチアイソレーション（ＳＴＩ）となるアイソレーション溝を形成し、基板シリコン表面を露出させる工程と、第一の埋め込み絶縁膜として、成膜時に下地選択性を示すＯ_３−ＴＥＯＳ膜を埋め込む工程と、第二の埋め込み絶縁膜によって上記アイソレーション溝を完全に埋め込むことで、ＳＴＩの埋め込みを完成する。

更に、本発明の望ましい実施の態様としては、次のものがあげられる。

（ａ）上記第二の埋め込み絶縁膜は、成膜時に下地選択性を示さないＯ_３−ＴＥＯＳ膜である。

（ｂ）上記第二の埋め込み絶縁膜は、ＳＯＧ膜である。

また、本発明の第二の態様に係るフラッシュメモリは、シャロートレンチアイソレーションの少なくとも一部が２種類の絶縁膜で埋め込まれており、特にセル部等の狭ＳＴＩはＯ_３−ＴＥＯＳ膜、周辺回路部の広いＳＴＩは膜厚がＳＴＩ底部、特にＳＴＩ底部角で厚くなる形状で埋め込まれたＯ_３−ＴＥＯＳ膜とＯ_３−ＴＥＯＳ膜上に形成されたＳＯＧ膜とで埋め込まれている。

更に、本発明の第三の態様に係るフラッシュメモリは、シャロートレンチアイソレーションの少なくとも一部が２種類の絶縁膜で埋め込まれており、特にセル部等の狭ＳＴＩはＳＴＩ壁面に形成されたＯ_３−ＴＥＯＳ膜とＳＴＩ中央部に埋め込まれたＳＯＧ膜とで埋め込まれかつＳＯＧ膜上部はＯ_３−ＴＥＯＳ膜上部より低くなっており、また周辺回路部の広いＳＴＩは膜厚がＳＴＩ底部、特にＳＴＩ底部角で厚くなる形状で埋め込まれたＯ_３−ＴＥＯＳ膜とＯ_３−ＴＥＯＳ膜上に形成されたＳＯＧ膜とで埋め込まれている。

上記のような製造方法並びに構成によれば、下記のような効果が得られる。

（１）下地選択性の強い条件でＯ_３−ＴＥＯＳを基板部のシリコンを露出させたアイソレーション溝上に形成することで殆どシームやボイドを発生させることなくＯ_３−ＴＥＯＳ膜を形成することができる。

（２）下地選択性の強い条件では殆どシームやボイドが発生しないので、Ｏ_３−ＴＥＯＳ膜のアニールを窒素等の不活性雰囲気中で行うことができるので、基板酸化によるフラッシュメモリ特性への悪影響が発生しない。

（３）下地選択性の強い条件ではＯ_３−ＴＥＯＳ膜を厚く形成することが困難であるが、第二の絶縁膜と組み合わせることで、下地選択性の強い条件でＯ_３−ＴＥＯＳ膜を形成するプロセス時間の短縮をはかることができる。

また、上記（ａ）の製造方法によれば、下地選択性の強いＯ_３−ＴＥＯＳ膜によってアイソレーション溝形状を埋め込みやすい形状にすることができるので、殆どシームやボイドを発生させることなくＯ_３−ＴＥＯＳ膜を形成することができる。

上記（ｂ）の製造方法によれば、下地選択性の強いＯ_３−ＴＥＯＳ膜は厚膜化すると表面が凸凹になりやすいが、ＳＯＧ膜と組み合わせることで、殆どシームやボイドを発生させることなくＳＴＩを埋め込める。そのため、Ｏ_３−ＴＥＯＳ膜を厚膜化してセル部の狭ＳＴＩ部を完全に埋め込むことが可能である。

更に、上記第二、第三の態様のような構成によれば、下記のような効果が得られる。

（４）ＳＯＧ膜の塗布膜厚を減らすことができるので、膜応力の低減による結晶欠陥抑制、膜割れ抑制、膜剥れ抑制が可能である。

（５）ＳＯＧ膜の塗布膜厚を減らすことができるので、ＳＯＧ膜中の不純物による固定電荷、及び固定電荷に起因するトランジスタ特性の悪化を抑制することができる。

（６）ＳＴＩ底部、特にＳＴＩ底部角でＯ_３−ＴＥＯＳ膜が厚くなる形状になることで、ＳＴＩ底部角への応力集中を緩和し、ＡＡを補強する効果がある。

上記第三の態様のような構成によれば、セル部のＳＴＩ中央が凹んだ形状になり、その凹部の一部にフラッシュメモリのコントロールゲート電極が入るので、隣接セル間の電気的干渉を抑制することができる。

本発明の第四の態様に係る半導体装置の製造方法は、半導体基板上に更にシャロートレンチアイソレーション（ＳＴＩ）となるアイソレーション溝を形成する工程と、基板上に第一の埋め込み絶縁膜として、成膜時に下地選択性を示すＯ_３−ＴＥＯＳ膜を埋め込む工程と、上記第一の絶縁膜越しにアイソレーショントレンチ内面を酸化する工程と、上記第一の絶縁膜上に第二の埋め込み絶縁膜を形成することによって上記アイソレーション溝を完全に埋め込むことでＳＴＩを形成する。

更に、本発明の望ましい実施の態様としては、次のものがあげられる。

（ｃ）上記第二の埋め込み絶縁膜が、成膜時に下地選択性を示さないＯ_３−ＴＥＯＳ膜、ＨＤＰ−ＣＶＤシリコン酸化膜、ＳＯＧ膜のいずれかである。

（ｄ）上記トレンチ内面を酸化する工程によってアクティヴエリアの加工寸法を制御する。

上記のような製造方法によれば、下記のような効果が得られる。

（７）第一の絶縁膜越しにアイソレーション溝内面を酸化することで、酸化剤の横方向拡散による酸化を抑制することができる。なぜなら、酸化剤は第一の絶縁膜内部を拡散しなければ、アイソレーション溝内面まで到達できないので、更に深く拡散しにくくなるからである。すなわち、ゲート絶縁膜先作りフラッシュメモリの場合フローティングゲートとトンネル酸化膜の間に酸化剤が拡散してトンネル酸化膜厚が増大し、書き込み特性等が劣化することを抑制することができる。

（８）第一の絶縁膜越しにアイソレーション溝内面を酸化することで、酸化剤の横方向拡散による酸化を抑制することができる。なぜなら、酸化剤は第一の絶縁膜内部を拡散しなければ、アイソレーション溝内面まで到達できないので、更に深く拡散しにくくなるからである。すなわち、ロジックデバイス等ＳＴＩ先作りの場合、ＣＭＰストッパのシリコン窒化膜と基板との間に酸化剤が拡散し、アクティヴエリアが変形することを抑制することができる。

上記（ｃ）の製造方法によれば、下地選択性の強いＯ_３−ＴＥＯＳ膜によってアイソレーション溝形状内面は埋め込みやすいテーパ形状にすることができるので、従来ＳＴＩ埋め込みに用いられてきた絶縁膜でボイドやシームを殆ど形成することなく埋め込むことが可能になる。

上記（ｄ）の製造方法によれば、第一の絶縁膜越しにアイソレーション溝内面を酸化することで、酸化剤の横方向拡散による酸化を抑制することができるので、アイソレーション溝内最表面のみを酸化することができる。従って、アクティヴエリアの変形、例えばアクティヴエリア上部が丸まったりすることなく、アクティヴエリアを細めることができる。特に４０ｎｍ以下の微細なデザインのデバイスでは従来のリソグラフィ技術と反応性イオンエッチングで加工する技術では、アクティヴエリアの強度が確保できずにパターン倒れ、パターン跳び等の問題が生じやすいが、本発明の手法では比較的太いアクティヴエリアを第一の絶縁膜で更に補強したあとに、酸化によって細めることができるので、極めて微細なアクティヴエリアの形成が可能になる。

本発明の第５の態様に係る半導体装置の製造方法は、半導体基板上にＣＭＰストッパとなるドープト、またはノンドープトの非晶質、または多結晶のシリコンまたはシリコンゲルマニウム膜を形成する工程と、シャロートレンチアイソレーション（ＳＴＩ）となるアイソレーション溝を形成する工程と、基板上に第一の埋め込み絶縁膜として、成膜時に下地選択性を示すＯ_３−ＴＥＯＳ膜を埋め込む工程と、上記第一の絶縁膜上に第二の埋め込み絶縁膜を形成することによって上記アイソレーション溝を完全に埋め込むことでＳＴＩを形成する。

更に、本発明の望ましい実施の態様としては、次のものがあげられる。

（ｅ）ゲート絶縁膜先作りの半導体装置のゲート電極となる導電体膜上に絶縁膜を介してＣＭＰストッパとなるドープト、またはノンドープトの非晶質、または多結晶のシリコンまたはシリコンゲルマニウム膜を形成する工程を有する。

（ｆ）上記ＣＭＰストッパとなるドープト、またはノンドープトの非晶質、または多結晶のシリコンまたはシリコンゲルマニウム膜をドライエッチングによって除去する。

上記のような製造方法によれば、下記のような効果が得られる。

（９）ＣＭＰのストッパとして、一般的に用いられているシリコン窒化膜に代えてドープト、またはノンドープトの非晶質、または多結晶のシリコンまたはシリコンゲルマニウム膜を用いることで、Ｏ_３−ＴＥＯＳ膜の下地選択性を強くすることができるので、成膜初期にはシリコン基板のトレンチにだけ成膜を起こさせ、シリコン基板のトレンチが埋め込まれたあとは完全にボトムアップ形状でほぼシームレス成膜ができるので、ＳＴＩ上部がウエットエッチングに曝されても、ＳＴＩ中央部がエッチングされて陥没し、ゲート電極の短絡不良に至ることがない。

上記（ｅ）の製造方法によれば、フラッシュメモリ等のゲート先作り型デバイスでは、ＣＭＰストッパ膜の下が、通常多結晶シリコン膜等の導電体膜になるので、ＣＭＰのストッパとして、ドープト、またはノンドープトの非晶質、または多結晶のシリコンまたはシリコンゲルマニウム膜を用いると、ＣＭＰストッパの選択剥離が困難になる。これに対して上記導電体膜上にシリコン酸化膜等の絶縁膜を介してＣＭＰストッパ膜を形成することで、ＣＭＰストッパ膜の選択剥離が容易になる。

上記（ｆ）の製造方法によれば、ＣＭＰのストッパとして、ドープト、またはノンドープトの非晶質、または多結晶のシリコンまたはシリコンゲルマニウム膜を用いると、シリコン窒化膜の熱燐酸中での剥離のようなウエットエッチングによるＣＭＰストッパの選択剥離が困難になる。しかし、反応性イオンエッチングやＣＤＥ（Chemical Dry Etching）等のダウンフローエッチングを用いることでＣＭＰストッパのシリコン酸化膜に対する選択剥離が可能になる。もともとドープト、またはノンドープトの非晶質、または多結晶のシリコンまたはシリコンゲルマニウム膜はトランジスタのゲート電極として広く用いられており、シリコン酸化膜に対する高選択ドライエッチングも加工技術として確立されており、高精度のＣＭＰストッパ膜の選択剥離が可能である。

以上説明したように、本発明の各実施形態によれば、良好な特性で且つ信頼性の高い素子分離領域半導体装置及びその製造方法が得られる。

以上、第一乃至第八の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第一の実施形態に係る半導体装置及びその製造方法について説明するためのもので、部分ＳＯＩ基板上に形成されたフローティングゲート型フラッシュメモリの製造工程を例にとって示す第一の工程断面図。 本発明の第一の実施形態に係る半導体装置及びその製造方法について説明するためのもので、部分ＳＯＩ基板上に形成されたフローティングゲート型フラッシュメモリの製造工程を例にとって示す第二の工程断面図。 本発明の第一の実施形態に係る半導体装置及びその製造方法について説明するためのもので、部分ＳＯＩ基板上に形成されたフローティングゲート型フラッシュメモリの製造工程を例にとって示す第三の工程断面図。 比較評価用の半導体装置及びその製造方法について説明するためのもので、上記図３に示した第三の工程断面図に対応するフラッシュメモリの製造工程を例にとって示す工程断面図。 本発明の第一の実施形態に係る半導体装置及びその製造方法について説明するためのもので、部分ＳＯＩ基板上に形成されたフローティングゲート型フラッシュメモリの製造工程を例にとって示す第四の工程断面図。 比較評価用の半導体装置及びその製造方法について説明するためのもので、上記図５に示した第四の工程断面図に対応するフラッシュメモリの製造工程を例にとって示す工程断面図。 本発明の第一の実施形態に係る半導体装置及びその製造方法について説明するためのもので、部分ＳＯＩ基板上に形成されたフローティングゲート型フラッシュメモリの製造工程を例にとって示す第五の工程断面図。 Ｏ_３−ＴＥＯＳ膜の成膜速度と成膜時間との関係を示す特性図。 本発明の第二の実施形態に係る半導体装置及びその製造方法について説明するためのもので、バルクシリコン基板使用のフローティングゲート型フラッシュメモリの製造工程を例にとって示す第一の工程断面図。 本発明の第二の実施形態に係る半導体装置及びその製造方法について説明するためのもので、バルクシリコン基板使用のフローティングゲート型フラッシュメモリの製造工程を例にとって示す第二の工程断面図。 本発明の第二の実施形態に係る半導体装置及びその製造方法について説明するためのもので、バルクシリコン基板使用のフローティングゲート型フラッシュメモリの製造工程を例にとって示す第三の工程断面図。 本発明の第二の実施形態に係る半導体装置及びその製造方法について説明するためのもので、バルクシリコン基板使用のフローティングゲート型フラッシュメモリの製造工程を例にとって示す第四の工程断面図。 本発明の第三の実施形態に係る半導体装置及びその製造方法について説明するためのもので、部分ＳＯＩ基板上に形成されたチャージトラップ型フラッシュメモリの製造工程を例にとって示す第一の工程断面図。 本発明の第三の実施形態に係る半導体装置及びその製造方法について説明するためのもので、部分ＳＯＩ基板上に形成されたチャージトラップ型フラッシュメモリの製造工程を例にとって示す第二の工程断面図。 比較評価用の半導体装置及びその製造方法について説明するためのもので、上記図１４に示した第二の工程断面図に対応するフラッシュメモリの製造工程を例にとって示す工程断面図。 本発明の第三の実施形態に係る半導体装置及びその製造方法について説明するためのもので、部分ＳＯＩ基板上に形成されたチャージトラップ型フラッシュメモリの製造工程を例にとって示す第三の工程断面図。 本発明の第三の実施形態に係る半導体装置及びその製造方法について説明するためのもので、部分ＳＯＩ基板上に形成されたチャージトラップ型フラッシュメモリの製造工程を例にとって示す第四の工程断面図。 本発明の第四の実施形態に係る半導体装置及びその製造方法について説明するためのもので、バルクシリコン基板を使用するフローティングゲート型フラッシュメモリの製造工程を例にとって示す第一の工程断面図。 本発明の第四の実施形態に係る半導体装置及びその製造方法について説明するためのもので、バルクシリコン基板を使用するフローティングゲート型フラッシュメモリの製造工程を例にとって示す第二の工程断面図。 本発明の第四の実施形態に係る半導体装置及びその製造方法について説明するためのもので、バルクシリコン基板を使用するフローティングゲート型フラッシュメモリの製造工程を例にとって示す第三の工程断面図。 本発明の第四の実施形態に係る半導体装置及びその製造方法について説明するためのもので、バルクシリコン基板を使用するフローティングゲート型フラッシュメモリの製造工程を例にとって示す第四の工程断面図。 水ラジカルの酸化特性を示す図。 本発明の第五の実施形態に係る半導体装置及びその製造方法について説明するためのもので、フラッシュメモリの製造工程を例にとって示す第一の工程断面図。 本発明の第五の実施形態に係る半導体装置及びその製造方法について説明するためのもので、ゲート絶縁膜先作りのフラッシュメモリの製造工程を例にとって示す第二の工程断面図。 本発明の第五の実施形態に係る半導体装置及びその製造方法について説明するためのもので、ゲート絶縁膜先作りのフラッシュメモリの製造工程を例にとって示す第三の工程断面図。 本発明の第六の実施形態に係る半導体装置及びその製造方法について説明するためのもので、ロジックデバイスの製造工程を例にとって示す第一の工程断面図。 本発明の第六の実施形態に係る半導体装置及びその製造方法について説明するためのもので、ロジックデバイスの製造工程を例にとって示す第二の工程断面図。 本発明の第六の実施形態に係る半導体装置及びその製造方法について説明するためのもので、ロジックデバイスの製造工程を例にとって示す第三の工程断面図。 本発明の第七の実施形態に係る半導体装置及びその製造方法について説明するためのもので、本実施形態はゲート絶縁膜先作りのフラッシュメモリの製造工程を例にとって示す第一の工程断面図。 本発明の第七の実施形態に係る半導体装置及びその製造方法について説明するためのもので、本実施形態はゲート絶縁膜先作りのフラッシュメモリの製造工程を例にとって示す第二の工程断面図。 本発明の第七の実施形態に係る半導体装置及びその製造方法について説明するためのもので、本実施形態はゲート絶縁膜先作りのフラッシュメモリの製造工程を例にとって示す第三の工程断面図。 本発明の第七の実施形態に係る半導体装置及びその製造方法について説明するためのもので、本実施形態はゲート絶縁膜先作りのフラッシュメモリの製造工程を例にとって示す第四の工程断面図。 本発明の第八の実施形態に係る半導体装置及びその製造方法について説明するためのもので、ロジックデバイスの製造工程を例にとって示す第一の工程断面図。 本発明の第八の実施形態に係る半導体装置及びその製造方法について説明するためのもので、ロジックデバイスの製造工程を例にとって示す第二の工程断面図。 本発明の第八の実施形態に係る半導体装置及びその製造方法について説明するためのもので、ロジックデバイスの製造工程を例にとって示す第三の工程断面図。

符号の説明

１０１，２０１，３０１，４０１，５０１，６０１，７０１，８０１…半導体基板、１０２，２０２，３０２，４０２，５０２，６０２，７０２…シリコン熱酸窒化膜、１０３，２０３，１１０，２１０，３０５，３１１，４０３，４１０，５０３，５１１，６１０，７０３，７１０，７１１，８１０…Ｐドープ多結晶シリコン膜、１０４，２０４，３０３，３０６，４０４，５０４，６０３…シリコン窒化膜、５０８，６０２，６０６，７０４，８０２，８０６…シリコン熱酸化膜、１０５，２０５，３０７，４０５，５０５…ＣＶＤシリコン酸化膜、１０６，２０６，３０８，４０６，５０６，６０４，７０６，８０４…アイソレーション溝、１０７，１０８，２０７，３０９，４０７，５０７，５０９，６０５，７０７，７０８，８０５…Ｏ_３−ＴＥＯＳ膜、２０８，３１０，４０８…ポリシラザン膜、１０９，２０９，４０９，５１０，６０９，７０９…ＯＮＯ膜、３１２…ニッケルシリサイド電極、１１１，１１２，１１３，２１１，２１２，２１３，３１３，３１４，３１５，４１１，４１２，４１３，５１２，５１３，５１４，６１２，６１３，６１４，６１５，６１６，６１７，７１１，７１２，７１３，８１１，８１２，８１３，８１４，８１５，８１６…層間絶縁膜（ＰＭＤ）、１１４，１１５，２１４，２１５，３１６，３１７，４１４，４１５，５１５，５１６，２１８，２１９，２２０，２２１，２２２，７１４，７１５，８１７，８１８，８１９，８２０，８２１…配線、１１６，１１７，２１６，２１７，３１８，３１９，４１６，４１７，５１７，５１８，２２３，２２４，２２５，２２６，２２７，７１６，７１７，８２２，８２３，８２４，８２５，８２６…コンタクトプラグ、６０７，８０６…ＨＤＰ−ＣＶＤシリコン酸化膜、６０８，８０７…ゲート酸化膜、６０９，８０８…ゲート電極、６１０，８０９…サイドウォールスペーサ、６１１，８１０…拡散層、７０５…多結晶シリコン膜、８０３…Ｐドープ非晶質シリコン膜。

Claims (5)

1. 半導体基板上に、フラッシュメモリのメモリセルにおけるゲート絶縁膜と電極膜を含む積層膜を形成する工程と、
   前記積層膜を反応性イオンエッチングによって加工し、素子分離領域を形成するためのアイソレーション溝を形成し、このアイソレーション溝内に前記半導体基板の表面を露出させる工程と、
   前記アイソレーション溝内に、第一の埋め込み絶縁膜として、成膜時に下地選択性を示すＯ_３−ＴＥＯＳ膜を形成する工程と、
   前記アイソレーション溝を第二の埋め込み絶縁膜によって埋め込むことで、シャロートレンチアイソレーション構造の素子分離領域を形成する工程と
   を具備することを特徴とする半導体装置の製造方法。
2. 前記第二の埋め込み絶縁膜は、成膜時に前記Ｏ_３−ＴＥＯＳ膜よりも下地選択性が小さいＯ_３−ＴＥＯＳ膜、高密度プラズマＣＶＤ法で形成されたシリコン酸化膜、及びＳＯＧ膜のいずれかを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ゲート絶縁膜と電極膜を含む積層膜の一部として化学的機械的研磨のストッパとなる多結晶シリコン膜、または非晶質シリコン膜、またはシリコンゲルマニウム膜を形成する工程を更に具備することを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記Ｏ_３−ＴＥＯＳ膜を形成する工程の後で、且つ前記アイソレーション溝を第二の埋め込み絶縁膜によって埋め込む前に、前記第一の埋め込み絶縁膜越しに前記アイソレーション溝の内面を酸化する工程を更に具備することを特徴とする請求項１に記載の半導体装置の製造方法。
5. 狭いシャロートレンチアイソレーションで素子分離されたセル部と、
   広いシャロートレンチアイソレーションで素子分離された周辺回路部と、
   前記セル部における第一のアイソレーション溝に埋め込まれた第一のＯ_３−ＴＥＯＳ膜と、
   前記周辺回路部における第二のアイソレーション溝に埋め込まれ、膜厚が前記第二のアイソレーション溝の底部角で厚くなるように埋め込まれた第二のＯ_３−ＴＥＯＳ膜と、
   前記第二のアイソレーション溝の前記第二のＯ_３−ＴＥＯＳ膜上に埋め込まれたＳＯＧ膜と
   を具備することを特徴とする半導体装置。

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