JP2005294759A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 写真製版工程を追加することなく複数種類の厚さの素子分離絶縁膜を容易に形成することができる半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置に配置されたＳＴＩ構造は、１段トレンチ２２の薄膜分離部と、段階的にその幅が深さ方向に減少する２段以上のトレンチ１２ａ，１２ｂからなる多段トレンチ構造の厚膜分離部とを有し、その第２分離部における１段目トレンチの底１２ａは薄膜分離部のトレンチ底２２ａと同じ深さであり、その１段目トレンチ底の全幅Ｌ1が薄膜分離部のトレンチ底の幅Ｌsより大きく、薄膜分離部を埋め込む絶縁膜５と、厚膜分離部における１段目トレンチのサイドウォールを形成する絶縁膜５とは同じ機会に堆積された絶縁膜である。
【選択図】 図１１

Description

本発明は、半導体装置およびその製造方法に関し、より具体的には簡単な製造プロセスによって素子分離を薄膜分離部および厚膜分離部により可能とした半導体装置およびその製造方法に関するものである。

半導体装置の微細化にともないSTI(Shallow Trench Insulation)分離構造が一般に用いられている。従来、STI分離構造は、一律に同じ分離厚さで形成されるのが普通である。

しかし、最近ではフラッシュメモリ(Flash Memory)などにおいてそれほど分離厚さが必要でないセル(Cell)部のトランジスタと、セル部よりも分離厚さを大きくとる必要がある周辺部のトランジスタとで分離深さを変える構造が採用されてきている。その理由は、ソース先のSAS(Self Align Source)構造を採用した場合、セル部の素子分離膜が厚いと、深い分離トレンチの側壁によって不純物の導入が妨げられ、その分だけソース線の電気抵抗上昇を招くからである。この結果、ソース線の電気抵抗上昇の対策のためにコンタクト数を増やす必要があり、そのコンタクト数の増大が微細化の障害となる。

上記の問題とは異なる問題の解決のために、半導体装置内において素子分離膜の厚さを変える方法が提案されている（たとえば特許文献１参照）。
特開平１１−２２４８９６号公報

しかしながら、上記の特許文献１に開示の方法も含めて、これまで大小２つの厚さの素子分離膜を形成する場合、必ず写真製版工程を追加することにより行なっていた。大小２つの厚さの素子分離膜を２回の写真製版工程を用いて作製する場合、２回の写真製版を行なうために重ね合わせによる精度の劣化と、プロセスコストの上昇を招来する問題があった。

本発明は、写真製版工程を追加することなく複数種類の厚さの素子分離絶縁膜を容易に形成することができる半導体装置およびその製造方法を提供することを目的とする。

本発明の半導体装置は、半導体基板に設けられ、ＳＴＩ構造を有する半導体装置である。上記のＳＴＩ構造は、１段トレンチ構造の第１分離部（薄膜分離部）と、段階的にその幅が深さ方向に減少する２段以上のトレンチからなる多段トレンチ構造の第２分離部（厚膜分離部）とを有する。その第２分離部における１段目トレンチの底は第１分離部のトレンチ底と同じ深さであり、その１段目トレンチ底の全幅が第１分離部のトレンチ底の全幅より大きく、第１分離部を埋め込む絶縁膜と、第２分離部における１段目トレンチのサイドウォールを形成する絶縁膜とは同じ機会に堆積された絶縁膜である。

上記の構成により、追加のレジストパターンを設けることなく、上記第２分離部（厚膜分離部）にサイドウォールをマスクに用いて２段目のトレンチを設けることができる。このため、追加の写真製版工程における重ね合わせの精度の劣化を防止して、かつ製造効率を向上させることができる。

なお、同じ機会に堆積された絶縁膜かどうかは、半導体装置について絶縁膜を分析機器を駆使して分析することにより行なう。その結果、絶縁膜の各部分の組成の相違を検出することにより容易に特定することができる。

本発明の別の半導体装置は、半導体基板に設けられ、ＳＴＩ構造を有する半導体装置である。この装置は、半導体基板の第１の領域に位置し、第１の開口率のトレンチパターンを有する第１分離部と、第２の領域に位置し、第１の開口率より大きい第２の開口率のトレンチパターンを有する第２分離部とを有し、第２分離部のトレンチ深さは第１分離部のトレンチ深さより深い。そして、第１分離部のトレンチには、第１の埋め込み絶縁膜がその底部に、また第１の埋め込み絶縁膜と異なる機会に堆積された第２の埋め込み絶縁膜がその上に位置する。

この構造により、トレンチパターンの開口率の差に起因して生じる絶縁膜の厚さの大小を利用して、トレンチの深さを自己整合的に変化させることができる。

本発明の半導体装置の製造方法は、ＳＴＩ構造を有する半導体装置の製造方法である。この方法は、半導体基板の上方に設けたレジストパターンをマスクに用いて、半導体基板に、第１の幅の第１トレンチと、第１の幅より大きい第２の幅の第２トレンチとを設ける工程を有する。この方法は、さらに第１トレンチを埋め込みかつ第２トレンチではサイドウォールを形成する厚さの絶縁膜を堆積する工程と、サイドウォールをマスクに用いて第２トレンチの底からエッチングによりさらに第２トレンチにおける２段目トレンチを設ける工程とを備える。

この方法により、トレンチ幅と絶縁膜の厚さとを調整することにより、広い幅のトレンチにはサイドウォールを、また狭い幅のトレンチは埋め込むことにより、そのサイドウォールをマスクに用いて広い幅のトレンチさらに深く多段に構成することができる。このため、上記のように追加のレジストパターンを用いることなく自己整合的に多段トレンチ構造を構成することができる。

本発明の他の製造方法は、ＳＴＩ構造を有する半導体装置の製造方法である。この方法は、半導体基板の上方に設けたレジストパターンを用いて、半導体基板の第１の領域に第１の開口率の第１のトレンチパターンと、第２の領域に第１の開口率より大きい第２の開口率の第２のトレンチパターンを形成する工程と、レジストパターンを除去した後、半導体基板に第１および第２トレンチパターンを埋め込むように埋め込み絶縁膜を堆積する工程とを有する。そして、この方法はさらに埋め込み絶縁膜をエッチングして第２トレンチパターンのトレンチの底部を露出し、かつ第１トレンチパターンのトレンチに埋め込み絶縁膜を残すエッチング工程と、第２トレンチパターンのトレンチをさらにエッチングによって深くし、一方第１トレンチパターンのトレンチの深さはそのままとする工程とを備える。

この方法により、トレンチパターンの開口率の差に起因して生じる絶縁膜の厚さの大小を利用して、トレンチの深さを自己整合的に変化させることができる。

つぎに図面を用いて本発明の実施の形態について説明する。

（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の断面図である。半導体基板１に形成されたこの半導体装置１０は、深さの相違する厚膜分離部と薄膜分離部とを有している。両分離部の深さの相違を明瞭に示すために半導体基板の表面位置１ａを表示している。薄膜分離部ではトレンチ２２の底２２ａに届くように分離絶縁膜２３が充填されている。厚膜分離部ではトレンチが２段に形成され、１段目のトレンチの側壁１２ｅには底部１２ａが連続し、および２段目のトレンチの側壁１２ｆには底部１２ｂが連続する。分離絶縁膜１３は、２段目のトレンチの底部１２ｂにまで届くように設けられている。

なお、上記分離絶縁膜１３，３３は簡略化して示されているが、後に説明するように、分離絶縁膜１３は、サイドウォールの絶縁膜と、埋め込み絶縁膜とが異なる機会に形成されている。すなわち、図１では分離絶縁膜１３は内部構造を省略されているが、実際には後に示すように内部構造を有する。異なる機会に形成された上記２種の絶縁膜は、半導体装置が製造された後からでも、その半導体装置における上記絶縁膜を分析することにより同じ機会に堆積されたか異なる機会に堆積されたか、たとえ同じ種類の絶縁膜を用いても分析機器を駆使して容易に特定することができる。

本実施の形態では、厚膜分離部の構造は次のような特徴を有する。すなわち１段目トレンチの底部１２ａの一方の幅Ｗとすると、厚膜分離部の全幅Ｌ1は２×Ｗより大きく、Ｌ1>２Ｗを満たす。また、薄膜分離部の全幅Ｌsは逆に２×Ｗより小さく、Ｌs<２Ｗを満たす。この後の製造方法の説明で明らかになるが、上記の幅Ｗはある処理段階におけるサイドウォール絶縁膜の厚さに略等しい。このため、上記の幅Ｗをサイドウォールの厚さと考えてもよい。

上記のようなDual STIの構造を採用することにより、厚膜分離部と薄膜分離部とで厚さを変えて分離絶縁膜を設けることができる。この結果、加工性が向上する。とくに不揮発性メモリにおいて、図２に示すように、ＳＡＳ(Self Align Source)構造を採用する場合、セル部のＳＴＩ分離部を浅くすることができる。この結果、不純物の導入の際にトレンチ側壁等によって妨げられずに不純物をトレンチ側方や下方に注入することが可能になり、電気抵抗を減少させることができる。

（製造方法−その１−）
次に、上記厚膜分離部および薄膜分離部の製造方法の一例について説明する。まず、図３に示すように、半導体基板１の上に、厚膜分離部と薄膜分離部とに共通に、ＳｉＯ膜またはＳｉＯＮ膜からなる絶縁膜２を形成し、次いでその上にＳｉＮ膜３を設ける。このあと全体にわたってレジスト膜４１を堆積し、厚膜分離部および薄膜分離部の両方に所定の開口部１１，２１をパターニングする（図４）。厚膜分離部の開口部２１においては、その幅Ｌ1を、上記１段目のトレンチの底部の幅Ｗとして、２Ｗより大きくする。一方、薄膜分離部の開口部１１では、その幅を２Ｗより小さくする。

次いで、レジストパターン４１をマスクに用いて、厚膜分離部および薄膜分離部にトレンチ２２，１２を設け、その後レジストパターンを除去する（図５）。厚膜分離部のトレンチ２２の幅Ｌ1は上記２Ｗより大きく、また薄膜分離部のトレンチの幅Ｌsは上記２Ｗより小さくする。

次に、図６に示すように、半導体基板１を保護するためにトレンチ内に露出する半導体基板を酸化して酸化膜４を形成する。その後に、図７に示すように薄膜分離部のトレンチ１２を埋め込むが、厚膜分離部のトレンチ２２は埋め込まないほどの厚さの絶縁膜５を堆積する。この絶縁膜５にはＴＥＯＳ(Tetra Ethyl Ortho Silicate)を用いるのが一般的である。その他の酸化膜系材料や窒化膜系材料を用いてもよい。

この後、厚膜分離部のトレンチの絶縁膜５をエッチングして半導体基板を露出させる（図８）。次いで、絶縁膜５を形成する材料に対して選択性のあるエッチングにより半導体基板をエッチングして２段目トレンチ２２ｆ，２２ｂを設ける（図９）。通常用いられる半導体基板であるシリコン基板をエッチングする場合において、酸化膜や窒化膜に対して選択性を持たせることはそれほど困難なことではなく、普通に行なわれることである。

このあと、図１０に示すように２段目トレンチに露出している半導体基板を酸化して、半導体基板を保護するための酸化膜６を形成する。この間、薄膜分離部ではそのトレンチ１２は絶縁膜５に埋められたままであり、トレンチが深くされることはない。

次いで、図１１に示すように、ＳＴＩ構造形成の際に一般的に用いられる埋め込み分離膜７を堆積する。埋め込み分離膜７には、通常、ＨＤＰ-ＣＶＤ(High Density Plasma-Chemical Vapor Deposition)によって形成した酸化膜が用いられる。この埋め込み酸化膜７をエッチバックすることにより、図１に示す厚膜分離部および薄膜分離部が形成される。サイドウォール５を形成する絶縁膜と、上記埋め込み分離膜７とは異なる機会に堆積されるが、たとえ同じ種類の酸化膜など絶縁膜を用いたとしても、分析機器を駆使して分析することにより、両者は異なる機会に形成された膜であることは容易に特定することができる。

上記の製造方法において重要なのは、厚膜分離部の１段目トレンチ底の全幅Ｌ1を２Ｗより大きくし、かつ薄膜分離部のトレンチ底の幅Ｌsを２Ｗより小さくすることである。Ｗは、図９〜図１１から分かるように、１段目トレンチ底の一方の幅であるが、それは上述の製造方法から明らかなようにサイドウォール絶縁膜５の厚さにほぼ等しい。

上記のように、絶縁膜５により、薄膜分離部のトレンチを埋め込み、かつ厚膜分離部のトレンチのサイドウォールを形成し、そのサイドウォールをマスクに用いて厚膜分離部に２段目のトレンチを設けることが重要である。２段目トレンチの位置などの若干のズレなどはそれほど大きな問題にはならない。

上記の製造方法により、２段目トレンチの形成の際に写真製版工程を追加することなく、上記サイドウォールを用いて自己整合的に２段目トレンチを形成することができる。

（実施の形態２）−製造方法 その２−
次に、本発明の実施の形態２における半導体装置の製造方法について説明する。本実施の形態における製造方法は、上記図３〜図５までは同じであるが、図１２に示すように、酸化膜４を形成することなく、絶縁膜５を堆積する。すなわち図６に示す酸化処理工程を省略して酸化膜４を形成することなく絶縁膜５を堆積する。

本実施の形態の場合、絶縁膜５は酸化膜系材料に限られる。その理由は、半導体基板を酸化する際に、たとえば窒化膜越しには行なえないからである。すなわちいずれかの時点でトレンチ１２，２２に面する半導体基板の部分は酸化膜が形成されるが、そのとき酸化膜越しに行なうのは容易だからである。また、その他の材料は経済性などを考慮すると現実的でないからである。その他の処理工程は、上記実施の形態１と同じである。

本実施の形態によれば、上記実施の形態１における処理工程に比べて酸化処理工程を１回少なくすることができる。このため、処理回数の低減に加えて酸化による半導体基板への影響、たとえばウエハの反りなどを抑制することが可能になる。

（実施の形態３）−製造方法 その３−
本発明の実施の形態３における半導体装置の製造方法について説明する。本実施の形態における製造方法は、上記図３〜図５までは同じであるが、図１２に示すように、酸化膜４を形成することなく、厚さＷの絶縁膜５を堆積し、そのあと絶縁膜越しに半導体基板に保護用の酸化膜を形成する点に特徴がある。この絶縁膜５は上述したように酸化膜系材料に限られる。次いで、絶縁膜越しに酸化して半導体基板保護用の酸化膜４を形成する（図１３）。このあとの処理は、図８以降の実施の形態１における処理と同じである。

本実施の形態では、半導体基板を絶縁膜越しに酸化するので半導体基板の酸化速度が、直接酸化するよりも低くなる。このため、実施の形態１における利点を確保した上で、実施の形態１に比べて薄い酸化膜を精度よく形成する上で有利となる。

（実施の形態４）−製造方法 その４−
次に、本発明の実施の形態４における半導体装置の製造方法について説明する。本実施の形態における製造方法は、２段目トレンチ形成前の１段目トレンチ底部に設けた基板保護用の酸化膜の除去にウェットエッチングを用いる点に特徴がある。

本実施の形態における製造方法では、まず、上記図３〜図５までの処理工程は実施の形態１と同じである。しかし、図６の酸化膜４を形成することなく、厚さＷの絶縁膜５を堆積する（図１２）。すなわち酸化膜４を形成することなく絶縁膜５を堆積する。この結果、図１２に示す構造が形成される。

次いで、絶縁膜５越しにトレンチに面する半導体基板の表面を酸化して、半導体基板１と絶縁膜５との間に、半導体基板保護用の酸化膜を形成する（図１３）。このあと、絶縁膜５をエッチバックする。次いで、図１４に示すように、厚膜分離部のトレンチ底部の酸化膜を、たとえばＨＦ系の薬品などを用いたウェットエッチングにより除去する。このあと、図９に示すように２段目トレンチ２２ｆ，２２ｂを設ける。

実施の形態１の製造方法では、絶縁膜５をエッチバックした後に、酸化膜のエッチングにはプラズマエッチングなどを用いて行なう。このときサイドウォール５の表面および薄膜分離部のトレンチ底部の基板面がプラズマ損傷を受け、また堆積物の影響を受けるおそれがある。本実施の形態では非プラズマ処理のウェットエッチングにより表面部の異常部を除去する。この結果、実施の形態１における作用効果を得た上で、さらに実施の形態１の製造方法で製造した半導体装置の分離部よりも高い信頼性を確保することができる。

（実施の形態５）
図１５は、本発明の実施の形態５における半導体装置の断面図である。本実施の形態では３種類の深さのトレンチが設けられる点に特徴がある。厚膜分離部Ｓ1ではトレンチが３段に形成され、１段目のトレンチの側壁３２ｅには底部３２ａが連続し、２段目のトレンチの側壁３２ｆには底部３２ｂが連続し、そして３段目のトレンチの側壁３２ｇには底部３２ｃが連続する。分離絶縁膜３３は、３段目のトレンチの底部３２ｃにまで届くように充填されている。薄膜分離部に設けられたトレンチは１段で設けられている。

また、厚膜分離部Ｓ2および薄膜分離部は、実施の形態１〜４における厚膜分離部および薄膜分離部の構造と同じである。

本実施の形態における厚膜分離部の構造に、次のような特徴を有する。すなわち厚膜分離部Ｓ１において、１段目のトレンチ底１２ａの一方の幅Ｗ1とし、２段目のトレンチ底１２ｂの一方の幅Ｗ2とすると、厚膜分離部の全幅Ｌ1は２×（Ｗ1＋Ｗ2）より大きく、Ｌ1>２（Ｗ1＋Ｗ2）を満たす。また、２段目のトレンチの全幅をＬ2とすると、Ｌ2>２Ｗ2を満たす。

厚膜分離部Ｓ2では、トレンチの段数が厚膜分離部のそれより１段少ない。すなわち２段のトレンチが設けられる。このようなトレンチを実現するためには、最初の絶縁膜を堆積するときは、１段目のトレンチ底部の全幅Ｌm1は、その１段目のトレンチ底の一方の幅Ｗ1（サイドウォール幅と言い換えることができる）に対して、Ｌm1>２Ｗ1を満たす。そして、２回目の絶縁膜の堆積の際、２段目のトレンチ底の全幅Ｌm2は、２段目のトレンチ底部の一方の幅Ｗ2に対してＬm2<２Ｗ2を満たさなければならない。

薄膜分離部では、トレンチ底部の全幅をＬsとし、最初の絶縁膜の厚さＷ1とするとき、Ｌs<２Ｗ1を満たさなければならない。一般に、薄膜分離部において、厚膜分離部Ｓ1のトレンチの段数ｎよりｍ段少ない（ｎ−ｍ）段のトレンチを形成する場合、厚膜分離部の（ｎ−ｍ−１）段目トレンチの一方の底の幅Ｗn-m-1として、薄膜分離部の（ｎ−ｍ−１）段目のトレンチの底の全幅をＬs(n-m-1)とするときＬs(n-m-1)<２Ｗn-m-1を満たすようにする。薄膜分離部を１段のトレンチで構成する場合には、ｍ＝ｎ−２とおけば、Ｌs1（＝Ｌs)<２Ｗ1となり、図１５の場合に該当する。

上記のように厚膜分離部の特別の領域を３段以上のトレンチ構造とすることにより、写真製版工程を追加することなくトレンチを３種類以上の多段構造にすることができる。たとえばセル部（薄膜分離部で分離）と、高耐圧トランジスタが配置された周辺回路部（厚膜分離部Ｓ1で分離）と、低耐圧トランジスタが配置された周辺回路部（厚膜分離部Ｓ2で分離）とで、それぞれの分離深さを変えることができる。

（製造方法（３段以上）−その１−）
次に、図１５に示す半導体装置１０の製造方法について説明する。図１６に、厚膜分離部Ｓ1では絶縁膜８によるサイドウォールが形成され、厚膜分離部Ｓ2では開口１２ｅ，１２ｂが充填された状態を示す。繰り返し強調するように、絶縁膜によって開口部にサイドウォールが形成されるか、充填されるかは開口部底部の全幅と、絶縁膜の厚さとの大小関係による。

このあと、図１７に示すように厚膜分離部Ｓ1の底部を、実施の形態１〜４における厚膜分離部の底部と同様な方法でエッチングする。図１５〜図１７は、３種類の深さの分離部を形成する場合について示すが、分離部の深さは３種類に限定されることはなく、必要なだけの種類の深さを有する分離部を形成することができる。その際、トレンチ底部の全幅と絶縁膜の厚さとを変化させて、絶縁膜を堆積することによってサイドウォールが形成される開口部は、さらにトレンチを深くできる箇所であり、充填される開口部はそれ以上深くできないトレンチである。上記のように絶縁膜の堆積と、トレンチをより深くするエッチングとを繰り返して、意図するだけの段数の種類のトレンチを形成して、その種類の数の分離部を形成することができる。

（実施の形態６）−製造方法（３段以上） その２−
本発明の実施の形態６では、上記実施の形態２と同様に、１段目のトレンチを設けた直後に行なう保護用の酸化膜形成（２段トレンチまでを形成する場合の図６に対応）を行なわずに、最も多い段数のトレンチを掘った後にまとめて酸化する方法である。この場合、各絶縁膜の堆積工程における絶縁膜の材料は酸化膜材料に限られる。その理由は、上述したように、半導体基板を酸化する際、たとえば窒化膜越しに行なえないからである。また、その他の材料は経済性などを考慮すると現実的でないからである。その他の処理工程は、上記実施の形態５と同じである。

本実施の形態によれば、上記実施の形態５における処理工程に比べて酸化処理工程を少なくすることができる。このため、上記実施の形態５における利点に加えて、処理回数の低減に加えて酸化による半導体基板への影響、たとえばウエハの反りなどを抑制することが可能になる。

（実施の形態７）−製造方法（３段以上） その３−
次に、本発明の実施の形態７における半導体装置の製造方法について説明する。本実施の形態における製造方法は、２段までのトレンチについての図１２に示すように、酸化膜４を形成することなく、厚さＷの絶縁膜５を堆積し、そのあと絶縁膜越しに半導体基板に保護用の酸化膜４を形成する点に特徴がある。すなわち図１２に示すように、酸化処理工程を省略して酸化膜を形成することなく絶縁膜５を堆積する。この絶縁膜５は酸化膜系材料に限られる。次いで、２段までのトレンチについての図１３に示すように、絶縁膜越しに酸化して半導体基板保護用の酸化膜を形成する。

上記工程を３段以上の必要とする段数に対応する回数だけ繰り返す。本実施例の場合も、上述の理由により、上記トレンチを埋め込むかまたはサイドウォールとなる絶縁膜は酸化膜系材料に限られる。上記半導体基板保護用の酸化膜形成処理以外の処理は、実施の形態５と同じである。

本実施の形態では、半導体基板を絶縁膜越しに酸化するので半導体基板の酸化速度が、直接酸化するよりも低くなる。このため、実施の形態５における利点を確保した上で、実施の形態５に比べて薄い酸化膜を精度よく形成する上で有利となる。

（実施の形態８）−製造方法（３段以上） その４−
次に、本発明の実施の形態８における半導体装置の製造方法について説明する。本実施の形態における製造方法は、ｎ段目トレンチを掘る前の（ｎ−１）段目トレンチ底部に設けた半導体基板の酸化膜の除去にウェットエッチングを用いる点に特徴がある。

本実施の形態における製造方法では、半導体基板保護用の酸化膜を形成することなく、厚さＷ1の絶縁膜を堆積する。すなわち半導体基板保護用の酸化膜を形成することなく絶縁膜Ｗ1を堆積する。次いで、この絶縁膜越しにトレンチに面する半導体基板の表面を酸化して、半導体基板と上記絶縁膜との間に、半導体基板保護用の酸化膜を形成する（２段までのトレンチ形成の場合の図１３に対応する）。このあと、絶縁膜５をエッチバックする。次いで、２段までのトレンチの場合の図１４に示すように、厚膜分離部のトレンチ底部の酸化膜を、たとえばＨＦ系の薬品などを用いたウェットエッチングにより除去する。このあと、２段目トレンチを各分離部に掘ることになる。

上記の絶縁膜をエッチバックした後に、酸化膜のエッチングをプラズマエッチングなどを用いて行なうと、サイドウォールの表面および薄膜分離部のトレンチ底部の基板面がプラズマ損傷を受け、また堆積物の影響を受けるおそれがある。本実施の形態では非プラズマ処理のウェットエッチングにより表面部の異常部を除去する。この結果、実施の形態５における作用効果を得た上で、さらに実施の形態５の製造方法で製造した半導体装置の分離部よりも高い信頼性を確保することができる。

上記のウェットエッチングを必要な回数繰り返して３段以上のトレンチを有する分離部を形成することができる。トレンチ底部に形成された半導体基板の酸化膜の除去にウェットエッチングを用いる以外は、実施の形態５における製造方法と同じである。

（実施の形態９）
図１８は、本発明の実施の形態９における半導体装置を示す図である。本実施の形態では厚膜分離部におけるトレンチ開口率が薄膜分離部におけるトレンチ開口率より大きくする。図１８において厚膜分離部と薄膜分離部とでトレンチ１２，２２を含むように同じ面積の領域を対応するようにとり、開口率を測定する。上記領域は、厚膜分離部では複数のトレンチ開口を含むようにとってもよく、そのほうが以後に説明する本実施の形態の製造方法の機構を表す上で好ましい。次に製造方法について説明する。

図１９は、厚膜分離部および薄膜分離部のトレンチを示す図である。この状態ではトレンチの深さは厚膜分離部と薄膜分離部とで同じ深さであり、両者の間に差はない。図１９によれば厚膜分離部のトレンチ開口率は、薄膜分離部のそれに比べて圧倒的に大きい。

図２０は、図１９に示す分離部を埋め込むように絶縁膜３５を堆積した状態を示す断面図である。埋め込み絶縁膜３５はＨＤＰ-ＣＶＤ法により堆積するのが一般的である。図２０によれば、トレンチ開口率の相違を反映して、薄膜分離部ではシリコン窒化膜３の上に厚く、また厚膜分離部では薄く堆積される。埋め込み絶縁膜３５は、厚膜分離部では薄膜分離部よりもより多くトレンチの中に埋め込まれるためである。

次に上記埋め込み絶縁膜をエッチングにより除去する。このとき、厚膜分離部のトレンチ底の半導体基板が露出するまでエッチングする。エッチングはドライエッチングでもまたウェットエッチングでもどちらでもよい。このエッチングの結果、薄膜分離部では、厚膜分離部よりも厚く埋め込み絶縁膜３５が堆積されていたので、厚膜分離部のトレンチ底の基板が露出するまでエッチングした時点では未だ底部に埋め込み絶縁膜が除去されずに残っている（図２１）。

このあと上記埋め込み絶縁膜３５に対して選択性のあるエッチング法を用いて半導体基板のリセスを行なう。このリセスにより、厚膜分離部のトレンチの深さはさらに深くなり、薄膜分離部のトレンチは上記残存する埋め込み絶縁膜３５に保護され、そのままの状態を維持する。この結果、図２２に示すように、追加レセスの深さｄ1分だけ深くすることにより自己整合的に二重ＳＴＩ構造を容易に形成することができる。このあとの処理フローは通常のＳＴＩ形成の処理フローに従うことができる。本実施の形態では、つぎの事項が重要である。

（ａ1）厚膜分離部のトレンチ開口率を薄膜分離部のトレンチ開口率より大きくする。

（ａ2）埋め込み絶縁膜のエッチングでは、厚膜分離部のトレンチの底部に埋め込み絶縁膜を残さず、薄膜分離部のトレンチの底部には埋め込み絶縁膜を残す。

（ａ3）残した埋め込み絶縁膜をマスクに用いて半導体基板をさらにエッチングする。

上記本発明の実施の形態によれば、写真製版を追加することなく自己整合的にDual STI構造を容易に得ることができる。

次の上記実施の形態１〜９も含めて、本発明の実施の形態を羅列的に説明する。

絶縁膜を開口率の小さいトレンチパターンのトレンチ底部に残してトレンチ深さを浅くする半導体装置では、第２分離部のトレンチを埋め込む第３の埋め込み絶縁膜を第２の埋め込み絶縁膜と同じ機会に堆積した絶縁膜としてもよい。

この構成により絶縁膜の堆積工程を簡単化することができる。

また、上記のいずれの半導体装置においても、半導体装置をフラッシュメモリとし、第１分離部をフラッシュメモリのセル部に位置させ、第２分離部を周辺部のトランジスタ配置部に位置させることができる。

この構成によりセル部のトレンチを浅く形成できるので電気抵抗を抑制することができる。上記構造でのセル部の電気抵抗の低減はフラッシュメモリにおいてとくに望ましい。

また、上記の第２分離部が、トレンチ深さが互いに異なる２種類の分離部からなり、そのうちのトレンチ深さが深いほうの分離部はトランジスタ配置部の高圧トランジスタ配置部に位置し、そのうちのトレンチ深さが浅いほうの分離部はトランジスタ配置部の低圧トランジスタ配置部に位置することができる。

この構成により、要求される耐圧性能と、電気抵抗とのバランスをきめ細かくとることが可能になる。

上記のトレンチ幅と絶縁膜の厚さとを調節することによりトレンチ幅の広いほうに２段目トレンチを設ける半導体装置の製造方法において、第１および第２トレンチを設ける工程では、第１および第２トレンチに加えて第２の幅より大きい第３の幅の第３トレンチを設ける。また絶縁膜を堆積する工程では第３トレンチにその絶縁膜のサイドウォールを形成し、第２トレンチにおける２段目トレンチを設ける工程では第３トレンチのサイドウォールをマスクに用いて当該第３トレンチの底から第２トレンチにおける２段目トレンチの幅より広い第３トレンチにおける２段目トレンチを設ける。次いで、第２トレンチにおける２段目トレンチは埋め込み、第３トレンチにおける２段目トレンチではサイドウォールを形成する厚さの第２の絶縁膜をさらに堆積する工程を備えることができる。

この方法により、１段および２段トレンチに加えて３段トレンチを、追加の写真製版工程を加えることなく自己整合的に形成することができる。この結果、写真製版の重ね合わせのずれに伴い寸法精度の劣化や基板の反りなどを防止でき、かつ工程の簡略化に伴う多くのメリットを享受することができる。

上記のいずれの半導体装置の製造方法においても、トレンチを半導体基板に設けた後で、半導体基板がトレンチに向く面を酸化する工程を備えることができる。

上記の方法により、簡単に半導体基板の保護膜を酸化膜によって形成することができる。この場合には絶縁膜の材料を酸化膜系の限定する必要がなくなる利点を有する。

また、絶縁膜を酸化膜系材料として、半導体基板を酸化する工程では酸化膜系材料の絶縁膜を堆積した後、その酸化膜系材料の酸素により半導体基板を酸化することができる。

上記のように半導体基板がトレンチ内に露出していない場合でも絶縁膜（酸化膜系材料）越しに半導体基板を酸化することにより半導体基板の保護膜を形成することができる。この場合、酸化速度が遅いので薄い酸化膜を精度よく形成できる利点を有する。

上記の半導体基板のトレンチの底の部分に形成された酸化膜をウェットエッチングにより除去する工程を備えることができる。

この方法によって、非プラズマ処理のウェットエッチングにより表面部の異常部を除去し、表面損傷や堆積物の影響を受け難くなるので高い信頼性を確保することができる。

上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。

本発明の半導体装置およびその製造方法は、深さが多種類のトレンチ構造を簡単に自己整合的に形成できるので、トレンチ深さとトレードオフの関係にある低電気抵抗が必要な箇所の要求を満たしながら、信頼性の高い分離構造を形成することができる。このような構成は、多くの半導体装置、なかでもフラッシュメモリにとって非常に有益であるので、フラッシュメモリが用いられる電子製品、たとえば携帯電話などを中心に広範に利用されることが期待される。

本発明の実施の形態１における半導体装置を示す図である。 図１の半導体装置における分離部をＳＡＳ構造に応用した例を示す図である。 図１の半導体装置の製造において、半導体基板上にＳｉＮなどの絶縁膜を形成した状態を示す図である。 レジストパターンを形成した状態を示す図である。 レジストパターンをマスクに用いてトレンチを設けた状態を示す図である。 トレンチに露出している半導体基板を酸化して保護用の酸化膜を形成した状態を示す図である。 絶縁膜を堆積した状態を示す図である。 絶縁膜をエッチバックして広いトレンチ幅のトレンチにサイドウォールを形成した状態を示す図である。 広いトレンチ幅のトレンチに２段目トレンチを設けた状態を示す図である。 ２段目トレンチに露出する半導体基板に保護用の酸化膜を形成した状態を示す図である。 埋め込み絶縁膜を堆積した状態を示す図である。 本発明の実施の形態２の半導体装置の製造方法において、酸化膜を形成することなく絶縁膜を堆積した状態を示す図である。 本発明の実施の形態３の半導体装置の製造方法において、酸化膜系の絶縁膜越しに保護用酸化膜を形成した状態を示す図である。 本発明の実施の形態４の半導体装置の製造方法において、広いトレンチ幅のトレンチ底の酸化膜をウェットエッチングにより除去した状態を示す図である。 本発明の実施の形態５における半導体装置を示す図である。 図１５の半導体装置の製造において、最も広いトレンチ幅のトレンチにサイドウォールとなる絶縁膜を堆積させた状態を示す図である。 最も広いトレンチ幅のトレンチに３段目トレンチを設ける状態を示す図である。 本発明の実施の形態９における半導体装置を示す図である。 図１８の半導体装置の製造において、開口率の異なるトレンチパターンを設け、絶縁膜を堆積した状態の平面図である。 図１９のＸＸ-ＸＸ線に沿う断面図である。 小さい開口率のトレンチの底に絶縁膜を残し、大きい開口率のトレンチ底を露出させた状態を示す図である。 大きい開口率のトレンチをさらに深くエッチングした状態を示す図である。

符号の説明

１ 半導体基板、１ａ 半導体基板の表面、２ ＳｉＯまたはＳｉＯｎ膜、３ ＳｉＮ膜、４ 酸化膜、５ 絶縁膜、６ 酸化膜、７，８ 埋め込み絶縁膜、１０ 半導体装置、１２ 薄膜分離部のトレンチ、１２ａ １段目トレンチ底、１２ｂ ２段目トレンチ底、１２ｅ １段目トレンチ側壁、１２ｆ ２段目トレンチ側壁、１３ 分離（埋め込み）絶縁膜、２２ 厚膜分離部のトレンチ、２３ 分離（埋め込み）絶縁膜、３２ａ １段目トレンチ底、３２ｂ ２段目トレンチ底、３２ｃ ３段目トレンチ底、３２ｅ １段目トレンチ側壁、３２ｆ ２段目トレンチ側壁、３２ｇ ３段目トレンチ側壁、３３，３５ 埋め込み絶縁膜、４１ レジストパターン、Ｌ1 厚膜分離部の１段目トレンチ底全幅、Ｌ2 厚膜分離部の２段目トレンチ底全幅、Ｌs 薄膜分離部のトレンチ底全幅、Ｌm1 厚膜分離部Ｓ2の１段目トレンチ底全幅、Ｌm2 厚膜分離部Ｓ2の２段目トレンチ底全幅、Ｗ，Ｗ1 １段目トレンチ底部の一方の幅（１段目サイドウォール厚さ）、Ｗ2 ２段目トレンチ底部の一方の幅（２段目サイドウォール厚さ）、ｄ1 追加レセス深さ。

Claims (11)

1. 半導体基板に設けられ、ＳＴＩ(Shallow Trench Insulation)構造を有する半導体装置であって、前記ＳＴＩ構造は、
   １段トレンチ構造の第１分離部と、
   段階的にその幅が深さ方向に減少する２段以上のトレンチからなる多段トレンチ構造の第２分離部とを有し、
   前記第２分離部における１段目トレンチの底は前記第１分離部のトレンチ底と同じ深さであり、その１段目トレンチ底の全幅が前記第１分離部のトレンチ底の全幅より大きく、
   前記第１分離部を埋め込む絶縁膜と、前記第２分離部における１段目トレンチのサイドウォールを形成する絶縁膜とは同じ機会に堆積された絶縁膜である、半導体装置。
2. 半導体基板に設けられ、ＳＴＩ(Shallow Trench Insulation)構造を有する半導体装置であって、
   前記半導体基板の第１の領域に位置し、第１の開口率のトレンチパターンを有する第１分離部と、第２の領域に位置し、前記第１の開口率より大きい第２の開口率のトレンチパターンを有する第２分離部とを有し、
   前記第２分離部のトレンチ深さは前記第１分離部のトレンチ深さより深く、
   前記第１分離部のトレンチには、第１の埋め込み絶縁膜がその底部に、また前記第１の埋め込み絶縁膜と異なる機会に堆積された第２の埋め込み絶縁膜がその上に位置する、半導体装置。
3. 前記第２分離部のトレンチを埋め込む第３の埋め込み絶縁膜が前記第２の埋め込み絶縁膜と同じ機会に堆積された絶縁膜である、請求項２に記載の半導体装置。
4. 前記半導体装置がフラッシュメモリであり、前記第１分離部は前記フラッシュメモリのセル部に位置し、前記第２分離部は周辺部のトランジスタ配置部に位置する、請求項１〜３のいずれかに記載の半導体装置。
5. 前記第２分離部が、トレンチ深さが互いに異なる２種類の分離部からなり、そのうちのトレンチ深さが深いほうの分離部は前記トランジスタ配置部の高圧トランジスタ配置部に位置し、そのうちのトレンチ深さが浅いほうの分離部は前記トランジスタ配置部の低圧トランジスタ配置部に位置する、請求項４に記載の半導体装置。
6. ＳＴＩ(Shallow Trench Insulation)構造を有する半導体装置の製造方法であって、
   半導体基板の上方に設けたレジストパターンをマスクに用いて、前記半導体基板に、第１の幅の第１トレンチと、前記第１の幅より大きい第２の幅の第２トレンチとを設ける工程と、
   前記第１トレンチを埋め込みかつ前記第２トレンチではサイドウォールを形成する厚さの絶縁膜を堆積する工程と、
   前記サイドウォールをマスクに用いて前記第２トレンチの底からエッチングによりさらに第２トレンチにおける２段目トレンチを設ける工程とを備える、半導体装置の製造方法。
7. 前記第１および第２トレンチを設ける工程では、前記第１および第２トレンチに加えて前記第２の幅より大きい第３の幅の第３トレンチを設け、前記絶縁膜を堆積する工程では前記第３トレンチにその絶縁膜のサイドウォールを形成し、前記第２トレンチにおける２段目トレンチを設ける工程では前記第３トレンチのサイドウォールをマスクに用いて当該第３トレンチの底から前記第２トレンチにおける２段目トレンチの幅より広い第３トレンチにおける２段目トレンチを設け、次いで、第２トレンチにおける２段目トレンチは埋め込み、第３トレンチにおける２段目トレンチではサイドウォールを形成する厚さの第２の絶縁膜をさらに堆積する工程を備える、請求項６に記載の半導体装置の製造方法。
8. ＳＴＩ(Shallow Trench Insulation)構造を有する半導体装置の製造方法であって、
   半導体基板の上方に設けたレジストパターンを用いて、前記半導体基板の第１の領域に第１の開口率の第１のトレンチパターンと、第２の領域に前記第１の開口率より大きい第２の開口率の第２のトレンチパターンを形成する工程と、
   前記レジストパターンを除去した後、前記半導体基板に前記第１および第２トレンチパターンを埋め込むように埋め込み絶縁膜を堆積する工程と、
   前記埋め込み絶縁膜をエッチングして前記第２トレンチパターンのトレンチの底部を露出し、かつ前記第１トレンチパターンのトレンチに前記埋め込み絶縁膜を残すエッチング工程と、
   前記第２トレンチパターンのトレンチをさらにエッチングによって深くし、一方前記第１トレンチパターンのトレンチの深さはそのままとする工程とを備える、半導体装置の製造方法。
9. 前記トレンチを前記半導体基板に設けた後で、前記半導体基板が前記トレンチに向く面を酸化する工程を備える、請求項６〜８のいずれかに記載の半導体装置の製造方法。
10. 前記絶縁膜を酸化膜系材料として、前記半導体基板を酸化する工程では前記酸化膜系材料の絶縁膜を堆積した後、その酸化膜系材料の酸素により前記半導体基板を酸化する、請求項９に記載の半導体装置の製造方法。
11. 前記半導体基板の前記トレンチの底の部分に形成された前記酸化膜をウェットエッチングにより除去する工程を備える、請求項９または１０のいずれかに記載の半導体装置の製造方法。

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