KR100780617B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 필드 산화막 제조시 보이드 발생을 억제할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 트렌치가 형성된 기판을 제공하는 단계와, 상기 트렌치가 매립되도록 상기 기판 상부에 SOG막을 도포하는 단계와, 베이크 공정을 실시하면서 압력을 인가하여 상기 SOG막의 조직을 균일화하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

SOG, 필드 산화막, 수직 압력, 열구배 방향, 균일 조직

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1 및 도 2는 기존의 HDP 산화막으로 필드 산화막 형성시 필드 산화막 내에 발생된 보이드('V' 부위 참조)를 나타낸 SEM(Scanning Electron Microscope) 사진.

도 3a 및 도 3b는 본 발명의 실시예1에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정 단면도.

도 4는 본 발명의 실시예1에서 베이크 공정을 실시했을 때와 큐어링 공정을 실시했을 때의 필드 산화막 수축율을 비교한 도면.

도 5는 본 발명의 실시예1에 따른 SOG막의 형성 단계를 구체화하여 도시한 흐름도.

도 6은 본 발명의 실시예1에 따른 경우 필드 산화막 패턴의 휨 현상을 나타낸 SEM 사진.

도 7a 내지 도 7c는 본 발명의 실시예2에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

40, 70 : 기판

41, 71 : 터널 산화막

42, 72 : 폴리실리콘막

43, 73 : 패드 질화막

44, 74 : 월산화막

45, 75 : 라이너 HDP막

47, 77, 77A : SOG막

79 : 필드 산화막

V : 보이드

본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 반도체 소자의 필드 산화막 형성방법 및 이를 이용한 반도체 소자 제조방법에 관한 것이다.

메모리 공정 기술의 발달과 더불어 플래시 메모리 소자의 선폭이 점차 감소하게 되었다. 이에 따라, 액티브 영역(active region) 사이의 필드 영역(field region) 선폭이 감소하게 되었고, 이로 인해, 필드 영역에 형성되는 트렌치의 종횡비가 증가하게 되었다. 이로 인해, 기존의 HDP(High Density Plasma) 산화막을 필드 산화막으로 이용하다 보면 종횡비가 큰 트렌치 내에 매립(gap fill)이 어려워지 게 된다. 예컨대, 종횡비가 3.5 이하의 STI(Shallow Trench Isolation) 공정에서는 큰 어려움이 없었지만, 종횡비가 4 이상의 조건에서는 HDP 산화막을 이용하는데 한계가 따른다.

이에 따라, 기존의 HDP 산화막을 이용하여 STI 공정을 진행하다 보면 도 1 및 도 2에서와 같이 필드 산화막 내에 보이드('V' 부위 참조)가 발생하는 문제가 있다. 이러한, 보이드 발생은 후속 식각 및 세정공정시 필드 산화막의 손실을 유발하여 필드 산화막이 소자 절연 역할을 상실하게 된다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자의 필드 산화막 제조시 보이드 발생을 억제할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 트렌치가 형성된 기판을 제공하는 단계와, 상기 트렌치가 매립되도록 상기 기판 상부에 SOG막을 도포하는 단계와, 베이크 공정을 실시하면서 압력을 인가하여 상기 SOG막의 조직을 균일화하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 터널 산화막, 플로팅 게이트용 폴리실리콘막 및 패드 질화막을 차례로 형성하는 단계와, 상기 패드 질화막, 상기 플로팅 게이트용 폴리실리콘막, 상기 터널 산화막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 전체 구조 상부 단차를 따라 라이너 HDP막을 증착하는 단계와, 상기 트렌치가 매립되도록 상기 라이너 HDP막 상부에 SOG막을 도포하는 단계와, 일정 온도의 베이크 공정을 실시하면서 상기 기판에 수직 방향으로 압력을 인가하여 상기 SOG막에 가해지는 열구배 방향을 고르게 분산시켜 상기 SOG막의 조직을 균일화하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

HDP막을 사용한 필드 산화막 형성시 발생하는 보이드를 억제하기 위하여 SOG막을 사용하되, SOG막 형성시 베이크 공정과 함께 수직 방향으로 압력을 인가하여 열구배 방향을 고르게 분산시킴으로써, 균일한 조직형성을 가지고, 이를 통해 신뢰성 있는 필드 산화막을 형성할 수 있게 된다. 이를 통해, 다단계 베이크 공정을 이용한 SOG막 형성시 발생되는 보이드 또한 억제하여 소자의 신뢰성을 향상시킬 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.

도 3a 및 도 3b는 본 발명의 실시예1에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정 단면도이다. 본 발명의 실시예1에서는 HDP 산화막 이용시 발생하는 보이드 문제를 해결하기 위하여 매립 특성이 우수한 SOG(Spin On Glass)막을 이용하고 있다. 여기서, SOG막이란 실리콘 화합물을 휘발성이 높은 유기 용매 등에 용해한 화학액(chemical)을 스핀 코팅 방식에 의해 도포하여 형성하는 막을 말한다. 또한, 여기서는 일례로 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다.

먼저, 도 3a에 도시된 바와 같이, 기판(40) 상에 터널 산화막(41), 플로팅 게이트용 폴리실리콘막(42) 및 패드 질화막(43)을 차례로 형성한 후, 이들의 일부를 식각하여 기판(40) 내에 트렌치(미도시)를 형성한다. 이후, 트렌치의 내부면을 따라 월산화막(44)을 형성한 후, 전체 구조 상부에 라이너 HDP막(45)을 증착한다.

이어서, 도 3b에 도시된 바와 같이, 전술한 스핀 코팅 방식을 통해 라이너 HDP막(45) 상에 트렌치가 매립되도록 SOG막(47)을 도포한다. 이를 통해, HDP 산화막의 매립 특성이 나빠 종횡비가 큰 필드 산화막 형성시 보이드가 발생하는 것을 방지할 수 있다.

구체적으로, 여기서 SOG막(47)의 형성 단계는 도 5에 도시된 바와 같다.

예컨대, SOG막(47)을 도포한(S50) 후, 1차 내지 3차 베이크(bake) 공정을 순차적으로 실시한다(S51~S53). 이후에는, 큐어링(curing) 공정을 실시한다(S54). 여기서, 1차 내지 3차 베이크 공정 및 큐어링 공정은 후속 공정으로 갈수록 그 공정 온도를 증가시킨다. 바람직하게는, 1차 베이크 공정(S51)은 80~150℃의 공정 온도에서 실시하고, 2차 베이크 공정(S52)은 1차보다 높은 150~250℃의 공정 온도에서 실시한다. 또한, 3차 베이크 공정(S53)은 2차보다 높은 250~350℃의 공정 온도에서 실시하며, 마지막 큐어링 공정(S54)은 가장 높은 400~450℃의 공정 온도에서 실시한다.

이와 같은 방식으로 다단계의 베이크 공정을 통해 SOG막(47)을 형성하는 이유는 SOG막(47) 자체의 수축에 의한 크랙을 방지하기 위함에 있다. 도 4는 베이크 공정을 실시했을 때와 큐어링 공정을 실시했을 때의 필드 산화막 수축율을 비교한 도면이다. 도 4를 참조하면, 베이크 공정을 실시했을 때보다 큐어링 공정을 실시했을 때의 수축율이 감소함을 알 수 있다. 따라서, 이러한 점을 고려하여 다단계의 베이크 공정 진행 후 큐어링 공정을 실시하는 것이다.

그러나, 이처럼 SOG막(47)을 형성하다 보면 웨이퍼가 스핀이 되면서 막이 증착되므로 원심력에 의해 균일한 두께의 막을 도포할 수 없고, 특히 웨이퍼의 중앙부와 가장자리부에 균일한 두께의 SOG막(47)을 도포할 수 없게 될 뿐만 아니라, 그 증착 시간이 많이 지연된다.

전술한 대로, 여러 단계의 베이크 공정을 진행할 시에는 단계적으로 온도가 증가하게 되는데, 이에 따라 열구배 방향('A' 방향)-열이 전달되는 방향-이 기판(40)에 수직한 방향으로만 치우침에 따라 SOG막(47)의 상부에서 응고수축이 집중되어 보이드('V' 부위 참조)가 발생할 수 있다. 이러한 보이드는 후속 화학기계적연마(CMP) 공정 진행 후에도 남아 있어 소자 특성에 악영향을 미친다. 예컨대, 도 6에서와 같이 필드 산화막 패턴을 휘게 만드는 문제(ISO Pattern 휘어짐)가 발생할 수 있다.

실시예 2

결국, 이러한 문제 발생 가능성을 완전히 배제하기 위하여 본 발명의 실시예2에서는 SOG막 형성시 수직 방향으로 압력을 가하여 열구배 방향을 고르게 분산시키도록 한다.

도 7a 내지 도 7c는 본 발명의 실시예2에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는, 일례로 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다.

먼저, 도 7a에 도시된 바와 같이, 기판(70) 상에 터널 산화막(71), 플로팅 게이트용 폴리실리콘막(72) 및 패드 질화막(73)을 차례로 형성한 후, 패드 질화막(73), 폴리실리콘막(72) 및 터널 산화막(71)의 일부를 식각하여 기판(70)을 노출시킨다. 이후, 노출된 기판(70)을 일정 깊이 식각하여 트렌치(미도시)를 형성한다.

이어서, 산화공정을 실시하여 트렌치의 내부면을 따라 월산화막(74)을 형성한 후, 전체 구조 상부에 라이너 HDP막(75)을 증착한다. 여기서, 라이너 HDP막(75)은 수직방향보다 수평방향으로의 증착 특성이 우수하여 트렌치를 포함한 폴리실리콘막(72)의 측벽에서보다 트렌치의 바닥부 및 패드 질화막(73)의 상부에서 더 두껍게 형성된다. 라이너 HDP막(75)은 화학기상증착(CVD)방식으로 증착하며, 그 굴절률은 1.5~1.7이 된다. 또한, 라이너 HDP막(75)은 1500Å의 두께로 증착한다.

이어서, 도 7b에 도시된 바와 같이, 전술한 스핀 코팅 방식을 통해 라이너 HDP막(75) 상에 트렌치가 매립되도록 SOG막(77)을 형성한다. 바람직하게는, SOG막(77)의 도포시에는 스핀 속도를 300rpm으로 하여 도포되는 두께를 6000Å으로 한다. 이때, 중요한 것은 SOG막(77) 형성시 일정 온도, 예컨대 250~350℃에서 베이크 공정을 실시한 직후, 수직 방향으로 등방성 압력을 인가한다(화살표 방향, 'B' 부위 참조)는 것이다. 바람직하게, 수직 방향으로 가해지는 압력의 크기는 30~50 MPa이 된다. 이로 인해, 열구배 방향이 압축으로 인해 도면의 화살표와 같이 등방향 열구배('B' 부위 참조)를 가하게 되므로 열구배가 상·하·좌·우로 고르게 분산될 수 있다. 따라서, 균일한 열전달로 인해 SOG막(77)의 상층부에서 보이드가 발생하는 것을 억제할 수 있다.

이어서, 도 7c에 도시된 바와 같이, 화학기계적연마(CMP) 공정을 실시하여 트렌치 내에 고립된 SOG막(77A)을 형성한다. 이때, CMP 공정은 패드 질화막(73)을 연마 정지막으로 하여 LSS(Low Selectivity Slurry) 및 HSS(High Selectivity Slurry)를 차례로 이용하여 실시한다. 이로써, 패드 질화막(73)과의 단차가 없는 필드 산화막(79)이 균일한 조직을 갖고 형성된다. 이러한 CMP 공정시에는 패드 질화막(73)이 20Å 정도 손실될 수 있다.

따라서, 본 발명의 실시예2에 따르면, 본 발명의 실시예1에 따른 SOG막 형성시 SOG막에 발생된 보이드가 제거될 만큼 건식식각공정을 실시하고, 여기에다시 HDP막을 매립하는 공정을 모두 생략할 수 있게 된다. 따라서, 공정을 단순화할 수 있다. 이는, 본 발명의 실시예2에 따르면 SOG막 자체가 균일한 조직형성을 갖게 되므로, 보이드가 발생할 우려가 없고 신뢰성 있는 필드 산화막을 형성할 수 있기 때 문이다.

본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 필드 산화막 형성시 매립 특성이 우수한 SOG막을 사용하여 HDP막 사용시 발생하는 보이드를 억제할 수 있다.

또한, 본 발명에 의하면 SOG막 형성시 베이크 공정과 함께 수직 방향으로 압력을 인가하여 열구배 방향을 고르게 분산시킴으로써, 균일한 조직형성을 갖는 신뢰성 있는 필드 산화막을 형성할 수 있게 된다. 이를 통해, 다단계 베이크 공정을 이용한 SOG막 형성시 발생되는 보이드를 억제할 수 있다.

또한, 본 발명에 의하면 SOG막만으로 균일한 조직형성을 갖는 신뢰성 있는 필드 산화막을 형성하여 공정을 단순화할 수 있다.

Claims (13)

1. 트렌치가 형성된 기판을 제공하는 단계;

   상기 트렌치가 매립되도록 상기 기판 상부에 SOG막을 도포하는 단계; 및

   베이크 공정을 실시하면서 압력을 인가하여 상기 SOG막의 조직을 균일화하는 단계

   를 포함하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 SOG막을 균일화한 후,

   상기 SOG막을 평탄화하여 상기 트렌치 내부에 고립된 필드 산화막을 형성하는 단계

   를 더 포함하는 반도체 소자의 제조방법.
3. 제 2 항에 있어서,

   상기 압력의 범위는 30~50MPa로 하는 반도체 소자의 제조방법.
4. 제 3 항에 있어서,

   상기 베이크 공정의 공정 온도는 250~350℃로 하는 반도체 소자의 제조방법.
5. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,

   상기 SOG막을 도포하는 단계는,

   스핀 코팅 방식을 이용하되, 상기 스핀의 속도를 300rpm으로 하는 반도체 소자의 제조방법.
6. 기판 상에 터널 산화막, 플로팅 게이트용 폴리실리콘막 및 패드 질화막을 차례로 형성하는 단계;

   상기 패드 질화막, 상기 플로팅 게이트용 폴리실리콘막, 상기 터널 산화막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;

   상기 트렌치가 형성된 전체 구조 상부 단차를 따라 라이너 HDP막을 증착하는 단계;

   상기 트렌치가 매립되도록 상기 라이너 HDP막 상부에 SOG막을 도포하는 단계; 및

   일정 온도의 베이크 공정을 실시하면서 상기 기판에 수직 방향으로 압력을 인가하여 상기 SOG막에 가해지는 열구배 방향을 고르게 분산시켜 상기 SOG막의 조직을 균일화하는 단계

   를 포함하는 반도체 소자의 제조방법.
7. 제 6 항에 있어서,

   상기 SOG막을 균일화한 후,

   상기 SOG막을 평탄화하여 상기 트렌치 내부에 고립된 필드 산화막을 형성하는 단계

   를 더 포함하는 반도체 소자의 제조방법.
8. 제 7 항에 있어서,

   상기 SOG막의 평탄화는 상기 패드 질화막을 연마 정지막으로 하는 CMP 공정을 실시하여 이루어지는 반도체 소자의 제조방법.
9. 제 8 항에 있어서,

   상기 압력의 범위는 30~50MPa로 하는 반도체 소자의 제조방법.
10. 제 9 항에 있어서,

    상기 베이크 공정의 공정 온도는 250~350℃로 하는 반도체 소자의 제조방법.
11. 제 10 항에 있어서,

    상기 SOG막을 도포하는 단계는,

    스핀 코팅 방식을 이용하되, 상기 스핀의 속도를 300rpm로 하는 반도체 소자의 제조방법.
12. 제 6 항 내지 제 11 항 중 어느 하나의 항에 있어서,

    상기 트렌치를 형성한 후,

    상기 트렌치의 내부면을 따라 월산화막을 형성하는 단계

    를 더 포함하는 반도체 소자의 제조방법.
13. 제 12 항에 있어서,

    상기 라이너 HDP막은 굴절률이 1.5~1.7의 범위를 갖는 산화막으로 형성하는 반도체 소자의 제조방법.

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