JPH11168104A - 電子装置及びその製造方法 - Google Patents

電子装置及びその製造方法

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JPH11168104A
JPH11168104A JP10183765A JP18376598A JPH11168104A JP H11168104 A JPH11168104 A JP H11168104A JP 10183765 A JP10183765 A JP 10183765A JP 18376598 A JP18376598 A JP 18376598A JP H11168104 A JPH11168104 A JP H11168104A
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秀利 古川
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淳史 野間
Takeshi Tanaka
毅 田中
Hidetoshi Ishida
秀俊 石田
Daisuke Ueda
大助 上田
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Abstract

(57)【要約】 【課題】 貫通孔電子装置を製造するのに、従来よりも
歩留まり率を向上させ、かつ工程を簡略化する。 【解決手段】 まず、ソース電極３およびドレイン電極
４を形成し、チタンおよびアルミニウムを順次蒸着して
ゲート電極５を形成し、ＦＥＴを形成する。次に、基板
１の表面にエッチング保護膜としてのフォトレジスト１
２を塗布した後、通常のフォトリソグラフィにより形成
された開口部１２ａを用いて基板１をエッチングし、穴
７を形成する。その後、穴７に導電層１０を堆積して充
填させ、金属層１１を形成する。しかる後、基板１を裏
面側から少なくとも穴７に到達する厚さまで研磨して、
基板１の裏面側に導電層１０を露出させる。最後に基板
１の裏面全面に裏面金属膜９を堆積し、電子装置を作製
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は移動体通信機器等の
情報・通信分野に使用される電子装置およびその製造方
法に関するものである。
【０００２】
【従来の技術】近年、携帯電話やパーソナルハンディホ
ンシステム（ＰＨＳ）等の移動体通信機器の需要が急速
に拡大し、これに伴って使用周波数もＭＨｚ帯からＧＨ
ｚ帯へと高周波化が進んでいる。これらの移動体通信機
器の受信・送信部における周波数変換回路や信号増幅回
路には、高周波領域でも高利得・低歪み・低電流動作が
可能なガリウム砒素（ＧａＡｓ）電界効果トランジスタ
（ＦＥＴ）が広く用いられている。
【０００３】ＧａＡｓＦＥＴはＧａＡｓよりなる半絶縁
性の基板上に形成され、実装時にダイシングによりチッ
プに分割されリードフレーム上にマウントされた後、基
板上のＦＥＴの電極とリードフレーム間に金ワイヤによ
る電気的接続がなされる。しかしながら、このような構
成では特に高周波領域における動作に関して金ワイヤが
寄生インダクタンス成分として作用しＦＥＴの利得を低
下させるという問題がある。
【０００４】この問題を解消するために、近年、ＧａＡ
ｓ基板に貫通孔を形成し、これを用いてＦＥＴ電極とリ
ードフレーム間の電気的接続を行う方法が盛んに研究開
発されている（特開平６−５５８０号公報）。この方法
によれば、金ワイヤを使用した場合に比べてＦＥＴ電極
とリードフレーム間の接続距離を短くできるため、寄生
インダクタンス成分が大幅に抑制されＦＥＴの利得低下
を防止することができる。
【０００５】以下、従来の貫通孔を有する電子装置の製
造方法について図１１を用いて説明する。
【０００６】まず、ＧａＡｓよりなる半絶縁性の基板１
上に活性層２、ソース電極３、ドレイン電極４、ゲート
電極５からなるＦＥＴを形成する（図１１（ａ））。
【０００７】次に、基板１を裏面側から研磨して数十μ
ｍから百数十μｍの厚さまで薄くする（図１１
（ｂ））。
【０００８】その後、基板１の裏面にフォトレジスト６
を堆積させ、ソース電極３の所望の領域に対向する位置
に合わせて形成した開口部６ａを用いて基板１の裏面側
からエッチングを行い、ソース電極３の底部まで到達す
る貫通孔２０を形成する（図１１（ｃ））。
【０００９】しかる後、フォトレジスト６を除去し、基
板１の裏面全面に貫通孔２０の側面とソース電極３の底
面を覆うように下地金属層８を形成し、さらに電解めっ
きにより貫通孔２０の内部が充填されるように裏面金属
膜９を形成して電子装置を作製する（図１１（ｄ））。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の製造方法では、まず基板１を薄く研磨した後
に開口部６ａを用いて基板１の裏面側からエッチングを
行うため、基板１の機械的強度が著しく低下して基板の
割れが生じやすく、結果として製造歩留まり率が低いと
いう問題があった。
【００１１】さらに貫通孔２０を形成する際、エッチン
グマスクとなる保護膜パターンを基板１の裏面に形成す
るが、その際に特殊なアライナー装置を用いて基板１の
表面の電極パターンに正確に位置を合わせなければなら
ないという、複雑で困難な工程を必要としていた。
【００１２】一般に、貫通孔を有する電子装置の製造方
法においては、歩留まり率の向上や工程の簡略化による
製造コストの低減が要求されている。
【００１３】本発明は、貫通孔を有する電子装置の製造
方法において、製造歩留まり率の向上および工程の簡略
化を図り、それにより製造コストの低減を実現する電子
装置の製造方法を提供するものである。
【００１４】
【課題を解決するための手段】本発明の電子装置の製造
方法は、基板に穴を形成する工程と、前記穴に導電層を
充填する工程および前記穴を形成した側とは反対側より
少なくとも前記穴に到達する厚さに前記基板を研磨する
工程とを備えたものである。
【００１５】この製造方法により、穴の形成および穴内
部への導電層の充填を、基板が研磨されず機械的強度を
維持した状態で行うことが可能となり、基板の割れを防
止することができるとともに、基板の裏面への保護膜パ
ターンの形成が不要となる。
【００１６】本発明の電子装置の製造方法は、基板上に
電極層を形成する工程と、前記電極層の上にレジスト膜
の開口部を設け、前記開口部を用いて前記電極層と前記
基板に穴を形成する工程と、前記穴に導電層を充填する
工程および前記穴を形成した側とは反対側より少なくと
も前記穴に到達する厚さに前記基板を研磨する工程とを
備えたものである。
【００１７】この製造方法により、穴の形成および穴内
部への導電層の充填を、基板が研磨されず機械的強度を
維持した状態で行うことが可能となり、基板の割れを防
止することができる。また、基板の上に形成された電極
層に対して、あらかじめ設けられた開口部を介して穴を
形成することにより、穴を充填する導電層を堆積する際
同時に電極層との接続が行えるため、導電層と電極層と
を接続するための金属層を形成する必要がなくなる。
【００１８】また、本発明の電子装置の製造方法は、さ
らに前記穴に導電膜を充填する代わりに、前記レジスト
膜をマスクとして前記基板の表面の法線方向に対して傾
斜した方向から前記穴の側面に金属層を形成し、しかる
後前記穴に導電層を充填する工程を用いるものである。
【００１９】この製造方法により、基板に対して直接め
っきを行うことが困難な金属を穴の内部に堆積させるこ
とができる。
【００２０】また、本発明の電子装置の製造方法は、さ
らに前記穴に導電層を充填する代わりに、前記穴の側面
または底面に導電層を前記穴が完全に充填することなく
被覆するものである。
【００２１】この製造方法によれば、穴に導電層を充填
する工程よりもさらに簡単な工程で導電層を形成するこ
とができる。
【００２２】本発明の電子装置の製造方法は、基板の上
に電極層を形成する工程と、全面に第１の導電膜を形成
する工程と、前記第１の導電膜の上に第１の開口部を有
する絶縁膜を形成し、前記第１の導電膜および前記絶縁
膜の上に前記第１の開口部の中に第２の開口部を有する
レジスト膜を形成する工程と、前記レジスト膜の第２の
開口部を利用して前記第１の導電膜と前記基板に穴を形
成する工程と、前記穴を含む前記レジスト膜の上に第２
の導電膜を堆積し、前記第２の導電膜のうち前記レジス
ト膜上に堆積された部分を前記レジスト膜を除去するこ
とにより取り除き、前記穴の側面ないし底面に第２の導
電膜を被覆する工程と、前記穴を含む前記基板上で前記
絶縁膜に覆われていない部分に選択的にめっきを行い、
前記基板上に配線と前記穴に金属層を形成する工程およ
び前記穴を形成した側とは反対側より少なくとも前記穴
に到達する厚さに前記基板を研磨する工程を備えたもの
である。
【００２３】この製造方法により、穴の形成および穴の
内部への導電層の被覆を、基板が研磨されず機械的強度
を維持した状態で行うことが可能となり、基板の割れを
防止することができる。また、基板の裏面への保護膜パ
ターンの形成が不要になり、穴に導電層を充填する工程
よりもさらに簡単な工程で導電層を形成することができ
るとともに、電極層に電気的に接続する導電層を形成す
ることができる。さらに、絶縁膜により基板上の配線と
穴の側面ないし底面の金属層とを一度のめっき工程にて
同時に形成することができる。
【００２４】また、本発明の電子装置の製造方法は、さ
らに前記穴の側面または底面に導電層を形成した後に、
前記基板を研磨し、前記穴の底面に導電層を残すもので
ある。
【００２５】この製造方法により、穴の底面に導電層を
残しているので、基板を研磨した面に電極を設ける際に
導電層と電極との接触面積を大きくすることができる。
【００２６】また、本発明の電子装置の製造方法は、さ
らに前記穴を形成した側とは反対側より少なくとも穴に
到達する厚さに前記基板を研磨する工程の代わりにエッ
チングを行うか、または研磨とエッチングとを併用する
ものである。
【００２７】この製造方法により、研磨に対して強度が
弱い基板に対し、基板の割れを防止しながら基板を薄く
することができる。
【００２８】本発明の電子装置は、貫通孔を有する基板
と、前記基板上に形成された電極層と、前記貫通孔の内
部に導電層とを有し、かつ前記電極層と前記導電層とが
電気的に接続されているとともに、前記貫通孔の断面形
状が少なくとも一部に１８０度以上の内角を有する図で
あるものである。
【００２９】この構成により、貫通孔の側面の面積を増
大させることができる。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。
【００３１】（実施の形態１）本発明の第１の実施の形
態における電子装置およびその製造方法を、図１を用い
て説明する。
【００３２】本発明の第１の実施の形態における電子装
置は、厚さ１５０μｍのＧａＡｓよりなる半絶縁性の基
板１の上に厚さ０．２μｍの活性層２が形成され、活性
層２の上にはソース電極３、ドレイン電極４およびゲー
ト電極５が形成されている。ソース電極３およびドレイ
ン電極４は金とゲルマニウムとの合金よりなり、それぞ
れ活性層２とはオーミックに接触する。また、ゲート電
極５は、活性層２に接する厚さ０．０５μｍのチタン層
の上に厚さ０．５μｍのアルミニウム層を積層して形成
されており、活性層２とはショットキー接合をなす。ソ
ース電極３とゲート電極５、ゲート電極５とドレイン電
極４との間隔はそれぞれ１μｍである。活性層２、ソー
ス電極３、ドレイン電極４およびゲート電極５によりＦ
ＥＴが形成されている。
【００３３】基板１には、２０μｍ□の穴７が形成され
ており、その穴７には白金よりなる導電層１０が埋め込
まれている。ソース電極３と導電層１０との上には金よ
りなる厚さ０．５μｍの金属層１１が積層されている。
また、基板１の裏面には金よりなる裏面金属膜９が形成
されている。ソース電極３と裏面金属膜９とは導電層１
０および金属層１１により電気的に接続されている。
【００３４】この電子装置の製造方法は、以下に示す通
りである。まず、基板１の上にレジストマスクを用いて
珪素イオンを選択的に注入し、活性化熱処理を施して活
性層２を形成する。次に活性層２の上にレジストマスク
を用いたリフトオフ法により、金とゲルマニウムとの合
金および金を順次積層し、ソース電極３およびドレイン
電極４を形成する。同様にレジストマスクを用いたリフ
トオフ法により、チタンおよびアルミニウムを順次積層
してゲート電極５を形成し、ＦＥＴを形成する（図１
（ａ））。
【００３５】次に、基板１の表面にエッチング保護膜と
しての、厚さ２０μｍのフォトレジスト１２を塗布した
後、通常のフォトリソグラフィにより形成された開口部
１２ａを用いて基板１をエッチングし、深さ２００μｍ
の穴７を形成する（図１（ｂ））。
【００３６】その後、無電解めっき等の方法により穴７
に導電層１０を充填し堆積する（図１（ｃ））。
【００３７】さらに、リフトオフ等の方法によりソース
電極３と導電層１０とを接続する金属層１１を形成する
（図１（ｄ））。
【００３８】しかる後、基板１を裏面側から少なくとも
穴７に到達する厚さまで研磨して、基板１の裏面側に導
電層１０を露出させる（図１（ｅ））。
【００３９】最後に基板１の裏面全面に裏面金属膜９を
堆積させることにより、電子装置を作製する（図１
（ｆ））。
【００４０】この電子装置の製造方法によれば、基板１
への穴７の形成および穴７内部への導電層１０の充填
を、基板１を研磨せず機械的強度を維持した状態で行う
ことができるために、基板１の割れを防止することがで
き、従来の方法よりも歩留まり率が向上する。また、基
板１の裏面への保護膜パターンの形成が不要となり、従
来の方法よりも工程を簡略化することができる。
【００４１】（実施の形態２）本発明の第２の実施の形
態における電子装置およびその製造方法を、図２を用い
て説明する。
【００４２】本発明の第２の実施の形態における電子装
置は、厚さ１５０μｍのＧａＡｓよりなる半絶縁性の基
板１の上に厚さ０．２μｍの活性層２が形成され、活性
層２の上にはソース電極３、ドレイン電極４およびゲー
ト電極５が形成されている。ソース電極３およびドレイ
ン電極４は金とゲルマニウムとの合金よりなり、それぞ
れ活性層２とはオーミックに接触する。また、ゲート電
極５は、活性層２に接する厚さ０．０５μｍのチタン層
の上に厚さ０．５μｍのアルミニウム層を積層して形成
されており、活性層２とはショットキー接合をなす。ソ
ース電極３には２０μｍ□の開口部３ａが設けられてい
る。ソース電極３とゲート電極５、ゲート電極５とドレ
イン電極４との間隔はそれぞれ１μｍである。活性層
２、ソース電極３、ドレイン電極４およびゲート電極５
によりＦＥＴが形成されている。
【００４３】基板１にはソース電極３の開口部３ａにつ
ながる２０μｍ□の穴７が形成されており、その穴７に
は白金よりなる導電層１０が埋め込まれている。また、
基板１の裏面には金よりなる裏面金属膜９が形成されて
いる。ソース電極３と裏面金属膜９とは導電層１０によ
り電気的に接続されている。
【００４４】次に、この電子装置の製造方法は、以下に
示す通りである。まず、基板１の上にレジストマスクを
用いて珪素イオンを選択的に注入し、活性化熱処理を施
して活性層２を形成する。次に活性層２の上にレジスト
マスクを用いたリフトオフ法により、金とゲルマニウム
との合金および金を順次積層し、ソース電極３およびド
レイン電極４を形成する。同様にレジストマスクを用い
たリフトオフ法により、チタンおよびアルミニウムを順
次積層してゲート電極５を形成し、ＦＥＴを形成する
（図２（ａ））。
【００４５】次に、基板１の表面にエッチング保護膜と
しての厚さ２０μｍのフォトレジスト１２を塗布した
後、通常のフォトリソグラフィにより開口部３ａ上に形
成された開口部１２ａを用いて基板１をエッチングし、
深さ２００μｍの穴７を形成する（図２（ｂ））。
【００４６】その後、無電解めっき等の方法により穴７
に導電層１０を堆積し、充填する（図２（ｃ））。
【００４７】さらに、基板１を裏面側から少なくとも穴
７に到達する厚さまで研磨して、基板１の裏面側に導電
層１０を露出させる（図２（ｄ））。
【００４８】最後に、基板１の裏面全面に裏面金属膜９
を堆積させ、電子装置を作製する（図２（ｅ））。
【００４９】この電子装置の製造方法によれば、基板１
への穴７の形成および穴７内部への導電層１０の充填
を、基板１を研磨せず機械的強度を維持した状態で行う
ことができるので、基板１の割れを防止することがで
き、結果として従来の方法よりも歩留まり率が向上す
る。また、基板１の裏面への保護膜パターンの形成が不
要となり、従来の方法よりも工程を簡略化することがで
きる。さらに、開口部３ａを用いて穴７を形成すること
により、穴７に導電層１０を充填し堆積する際、基板１
の上のソース電極３と電気的接続を行うことができるの
で、導電層１０とソース電極３とを接続するための金属
層を形成する必要がなく、第１の実施の形態の場合に比
べて工程をさらに簡略化することができる。
【００５０】（実施の形態３）本発明の第３の実施の形
態における電子装置およびその製造方法を、図３を用い
て説明する。
【００５１】本発明の第３の実施の形態における電子装
置は、厚さ１５０μｍのＧａＡｓよりなる半絶縁性の基
板１の上に厚さ０．２μｍの活性層２が形成され、活性
層２の上にはソース電極３、ドレイン電極４およびゲー
ト電極５が形成されている。ソース電極３およびドレイ
ン電極４は金とゲルマニウムとの合金よりなり、それぞ
れ活性層２とはオーミックに接触する。また、ゲート電
極５は、活性層２に接する厚さ０．０５μｍのチタン層
の上に厚さ０．５μｍのアルミニウム層を積層して形成
されており、活性層２とはショットキー接合をなす。ソ
ース電極３には２０μｍ□の開口部３ａが設けられてい
る。ソース電極３とゲート電極５、ゲート電極５とドレ
イン電極４との間隔はそれぞれ１μｍである。活性層
２、ソース電極３、ドレイン電極４およびゲート電極５
によりＦＥＴが形成されている。
【００５２】基板１には２０μｍ□の開口部を有する穴
７が形成されており、その穴７の内部に厚さ１０ｎｍの
イリジウムよりなる下地金属層１３が形成され、その上
に白金よりなる導電層１０が埋め込まれている。また、
基板１の裏面には金よりなる裏面金属膜９が形成されて
いる。ソース電極３と裏面金属膜９とは導電層１０によ
り電気的に接続されている。
【００５３】この電子装置の製造方法は、以下に示す通
りである。まず、基板１の上にレジストマスクを用いて
珪素イオンを選択的に注入し、活性化熱処理を施して活
性層２を形成する。次に活性層２の上にレジストマスク
を用いたリフトオフ法により、金とゲルマニウムとの合
金および金を順次積層し、ソース電極３およびドレイン
電極４を形成する。同様にレジストマスクを用いたリフ
トオフ法により、チタンおよびアルミニウムを順次積層
してゲート電極５を形成し、ＦＥＴを形成する（図３
（ａ））。
【００５４】次に、基板１表面にエッチング保護膜とし
ての厚さ２０μｍのフォトレジスト１２を塗布した後、
通常のフォトリソグラフィにより開口部３ａ上に形成さ
れた開口部１２ａを用いて基板１をエッチングし、深さ
２００μｍの穴７を形成する（図３（ｂ））。
【００５５】その後、フォトレジスト１２を残したまま
で電子ビーム蒸着を行った後、フォトレジスト１２をリ
フトオフし穴７の内面のみに下地金属層１３を形成する
（図３（ｃ））。この際、基板１の法線方向に対して傾
いた方向から金属ビームを入射させ、穴７の側面にも下
地金属層１３を堆積させる。
【００５６】さらに、下地金属層１３にめっき用電極を
設け、無電解めっき法により穴７にソース電極３に接続
するための導電層１０を充填し堆積する（図３
（ｄ））。
【００５７】しかる後、基板１を裏面側から少なくとも
穴７に到達する厚さまで研磨して、導電層１０を裏面側
に露出させる（図３（ｅ））。
【００５８】最後に、基板１の裏面全面に裏面金属膜９
を堆積し、電子装置を作製する（図３（ｆ））。
【００５９】この電子装置の製造方法によれば、基板１
への穴７の形成および穴７内部への導電層１０の充填
を、基板１を研磨せず機械的強度を維持した状態で行う
ことができるので、基板１の割れを防止することがで
き、結果として従来の方法よりも歩留まり率が向上す
る。また、基板１の裏面への保護膜パターンの形成が不
要となり、工程を簡略化することができる。また、開口
部３ａを用いて穴７を形成することにより、穴７に導電
層１０を充填し堆積する際同時に基板１表面上のソース
電極３との接続が行えるため、導電層１０とソース電極
３とを接続するための金属層を形成する必要がなく、第
１の実施の形態の場合に比べて工程をさらに簡略化する
ことができる。さらに、穴７の内面にめっき下地金属層
１３を堆積させることにより、基板１に対して直接めっ
きを行うことが困難な金属、例えば金を導電層１０とし
て堆積させることが可能となる。
【００６０】なお、本実施の形態においては無電解めっ
き法を用いた例について示したが、他のめっき方法ある
いは蒸着方法を用いても同様な効果が得られる。
【００６１】（実施の形態４）本発明の第４の実施の形
態における電子装置およびその製造方法を、図４を用い
て説明する。
【００６２】本発明の第４の実施の形態における電子装
置は、厚さ１５０μｍのＧａＡｓよりなる半絶縁性の基
板１の上に厚さ０．２μｍの活性層２が形成され、活性
層２の上にはソース電極３、ドレイン電極４およびゲー
ト電極５が形成されている。ソース電極３およびドレイ
ン電極４は金とゲルマニウムとの合金よりなり、それぞ
れ活性層２とはオーミックに接触する。また、ゲート電
極５は、活性層２に接する厚さ０．０５μｍのチタン層
の上に厚さ０．５μｍのアルミニウム層を積層して形成
されており、活性層２とはショットキー接合をなす。ソ
ース電極３には２０μｍ□の開口部３ａが設けられてい
る。ソース電極３とゲート電極５、ゲート電極５とドレ
イン電極４との間隔はそれぞれ１μｍである。活性層
２、ソース電極３、ドレイン電極４およびゲート電極５
によりＦＥＴが形成されている。
【００６３】基板１には２０μｍ□の開口部を設けた穴
７が形成されており、その穴７には白金よりなる導電層
１０が埋め込まれている。ソース電極３と導電層１０と
の上には金よりなる厚さ０．５μｍの金属層１１が積層
されている。また、基板１の裏面には金よりなる裏面金
属膜９が形成されている。ソース電極３と裏面金属膜９
とは導電層１０により電気的に接続されている。
【００６４】この電子装置の製造方法は、以下に示す通
りである。まず、基板１の上にレジストマスクを用いて
珪素イオンを選択的に注入し、活性化熱処理を施して活
性層２を形成する。次に活性層２の上にレジストマスク
を用いたリフトオフ法により、金とゲルマニウムとの合
金および金を順次積層し、ソース電極３およびドレイン
電極４を形成する。同様にレジストマスクを用いたリフ
トオフ法により、チタンおよびアルミニウムを順次積層
してゲート電極５を形成し、ＦＥＴを形成する（図４
（ａ））。
【００６５】次に、基板１表面にエッチング保護膜とし
ての厚さ２０μｍのフォトレジスト１２を塗布した後、
通常のフォトリソグラフィにより開口部３ａ上に形成さ
れた開口部１２ａを用いて基板１をエッチングし、深さ
２００μｍの穴７を形成する（図４（ｂ））。
【００６６】その後、フォトレジスト１２を残したまま
で金属微粒子が有機溶媒に懸濁した溶液を塗布し乾燥さ
せて有機溶媒を蒸発させ、金属微粒子層１４を形成する
（図４（ｃ））。
【００６７】さらに、フォトレジスト１２をリフトオフ
して除去した後、基板１を加熱し金属微粒子層１４を焼
結させ穴７を充填しかつソース電極３に接続するための
導電層１０を形成する（図４（ｄ））。
【００６８】しかる後、基板１を裏面側から少なくとも
穴７に到達する厚さまで研磨して、導電層１０を裏面側
に露出させる（図４（ｅ））。
【００６９】最後に、基板１の裏面全面に裏面金属膜９
を堆積し、電子装置を作製する（図４（ｆ））。
【００７０】本実施の形態における電子装置の製造方法
によれば、基板１への穴７の形成および穴７内部への導
電層１０の充填を、基板１を研磨せず機械的強度を維持
した状態で行うことができるので、基板１の割れを防止
することができ、結果として従来の方法よりも歩留まり
率が向上する。さらに穴７に導電層１０を充填し堆積す
る工程において一般に堆積速度が遅く長時間を要する無
電界めっき法を用いる必要がなく、金属微粒子が懸濁し
た溶液の塗布、乾燥および焼結により、短時間でかつ極
めて簡便に穴７に導電層１０を充填形成することがで
き、第２の実施の形態の場合に比べて工程をさらに簡略
化することができる。
【００７１】なお、本実施の形態においては基板１の表
面に形成されたソース電極３にあらかじめ開口部３ａを
設けた場合について説明したが、開口部３ａを設けない
場合についても同様の効果が得られる。
【００７２】（実施の形態５）本発明の第５の実施の形
態における電子装置およびその製造方法を、図５を用い
て説明する。
【００７３】本発明の第５の実施の形態における電子装
置は、厚さ１５０μｍのＧａＡｓよりなる半絶縁性の基
板１の上に厚さ０．２μｍの活性層２が形成され、活性
層２の上にはソース電極３、ドレイン電極４およびゲー
ト電極５が形成されている。ソース電極３およびドレイ
ン電極４は金とゲルマニウムとの合金よりなり、それぞ
れ活性層２とはオーミックに接触する。また、ゲート電
極５は、活性層２に接する厚さ０．０５μｍのチタン層
の上に厚さ０．５μｍのアルミニウム層を積層して形成
されており、活性層２とはショットキー接合をなす。ソ
ース電極３とゲート電極５、ゲート電極５とドレイン電
極４との間隔はそれぞれ１μｍである。活性層２、ソー
ス電極３、ドレイン電極４およびゲート電極５によりＦ
ＥＴが形成されている。
【００７４】基板１には穴７が形成されており、その穴
７には白金よりなる導電層１０が埋め込まれている。ソ
ース電極３と導電層１０との上には金よりなる厚さ０．
５μｍの金属層１１が積層されている。また、基板１の
裏面には金よりなる裏面金属膜９が形成されている。な
お、穴７の断面形状は、図６に示す１辺が５μｍの、十
字形の１２角形である。ソース電極３と裏面金属膜９と
は導電層１０および金属層１１により電気的に接続され
ている。
【００７５】この構成によれば、穴７の断面形状を十字
形の１２角形とすることにより、穴７の断面形状が矩形
や円形の場合よりも導電層１０と穴７の側面との接触表
面積を増大させることができるので、導電層１０と穴７
の側面との密着性が向上し、穴７に充填する導電層１０
が基板１から剥離・脱落することを防止することがで
き、第１の実施の形態の場合に比べて歩留まり率をさら
に向上させることができる。
【００７６】この電子装置の製造方法は、以下に示す通
りである。まず、基板１の上にレジストマスクを用いて
珪素イオンを選択的に注入し、活性化熱処理を施して活
性層２を形成する。次に活性層２の上にレジストマスク
を用いたリフトオフ法により、金とゲルマニウムとの合
金および金を順次積層し、ソース電極３およびドレイン
電極４を形成する。同様にレジストマスクを用いたリフ
トオフ法により、チタンおよびアルミニウムを順次積層
してゲート電極５を形成し、ＦＥＴを形成する（図５
（ａ））。
【００７７】次に、基板１表面にエッチング保護膜とし
ての厚さ２０μｍのフォトレジスト１２を塗布した後、
通常のフォトリソグラフィにより、ＡとＢとの間に示さ
れる領域に図６に示すような十字形の１２角形である開
口部１２ａを形成し、開口部１２ａを用いて基板１をエ
ッチングすることにより断面形状が十字形の１２角形と
なるように、深さ２００μｍの穴７を形成する（図５
（ｂ））。
【００７８】その後、無電解めっき等の方法により穴７
に導電層１０を充填し堆積する（図５（ｃ））。
【００７９】さらに、リフトオフ等の方法により金属層
１１を形成する（図５（ｄ））。しかる後、基板１を裏
面側から少なくとも穴７に到達する厚さまで研磨して、
導電層１０を裏面側に露出させる（図５（ｅ））。
【００８０】最後に、基板１の裏面全面に裏面金属膜９
を堆積し、電子装置を作製する（図５（ｆ））。
【００８１】本実施の形態における電子装置の製造方法
によれば、基板１への穴７の形成および穴７内部への導
電層１０の充填を、基板１を研磨せず機械的強度を維持
した状態で行うことができるために、基板１の割れを防
止することができる。
【００８２】なお、本実施の形態では穴７の断面形状が
十字形の１２角形である例について説明したが、１８０
度以上の内角を有する図形であれば他のいかなる形状で
あっても同様の効果が得られる。
【００８３】また、本実施の形態において基板１の表面
に形成されたソース電極３にあらかじめ開口部を設けて
も同様の効果が得られる。
【００８４】（実施の形態６）本発明の第６の実施の形
態における電子装置およびその製造方法を、図７を用い
て説明する。
【００８５】本発明の第６の実施の形態における電子装
置は、厚さ１５０μｍのＧａＡｓよりなる半絶縁性の基
板１の上に厚さ０．２μｍの活性層２が形成され、活性
層２の上には長さ２μｍ、幅５μｍ、厚さ０．３μｍの
ソース電極３、ドレイン電極４およびゲート電極５が形
成されている。ソース電極３およびドレイン電極４は金
とゲルマニウムとの合金よりなり、それぞれ活性層２と
はオーミックに接触する。また、ゲート電極５は、活性
層２に接する厚さ０．０５μｍのチタン層の上に厚さ
０．５μｍのアルミニウム層を積層して形成されてお
り、活性層２とはショットキー接合をなす。ソース電極
３とゲート電極５、ゲート電極５とドレイン電極４との
間隔はそれぞれ１μｍである。活性層２、ソース電極
３、ドレイン電極４およびゲート電極５によりＦＥＴが
形成されている。
【００８６】基板１には、２０μｍ□の穴７が形成され
ており、その穴７には白金よりなる厚さ０．５μｍの側
面導電層１５が穴７を完全に充填しない程度に被覆され
ている。ソース電極３と側面導電層１５との上には金よ
りなる厚さ０．５μｍの金属層１１が積層されている。
また、基板１の裏面には金よりなる裏面金属膜９が形成
されている。ソース電極３と裏面金属膜９とは側面導電
層１５および金属層１１により電気的に接続されてい
る。
【００８７】この電子装置の製造方法は、以下に示す通
りである。まず、基板１の上にレジストマスクを用いて
珪素イオンを選択的に注入し、活性化熱処理を施して活
性層２を形成する。次に活性層２の上にレジストマスク
を用いたリフトオフ法により、金とゲルマニウムとの合
金および金を順次積層し、ソース電極３およびドレイン
電極４を形成する。同様にレジストマスクを用いたリフ
トオフ法により、チタンおよびアルミニウムを順次積層
してゲート電極５を形成し、ＦＥＴを形成する（図７
（ａ））。
【００８８】その後、基板１の裏面にエッチング保護膜
としての厚さ２０μｍのフォトレジスト１２を塗布した
後、通常のフォトリソグラフィにより形成された開口部
１２ａを用いて基板１をエッチングし、深さ２００μｍ
の穴７を形成する（図７（ｂ））。
【００８９】しかる後、穴７の内面に完全に充填しない
程度に側面導電層１５を形成する（図７（ｃ））。
【００９０】さらに、リフトオフ等の方法によりソース
電極３と側面導電層１５とを接続する金属層１１を形成
する（図７（ｄ））。
【００９１】しかる後、基板１を裏面側から少なくとも
穴７に到達する厚さまで研磨し、基板１の裏面側に側面
導電層１５を露出させる（図７（ｅ））。
【００９２】最後に基板１の裏面全面に裏面金属膜９を
形成し、電子装置を作製する（図７（ｆ））。
【００９３】本実施の形態における電子装置の製造方法
によれば、基板への穴７の形成および穴７内部への側面
導電層１５の被覆を、基板１を研磨せず機械的強度を維
持した状態で行うことができるために、基板１の割れを
防止することができ、結果として従来よりも歩留まり率
が向上する。また、基板１の裏面への保護膜パターンの
形成が不要となり、工程を簡略化することができる。さ
らに、側面導電層１５を完全に充填させていないので、
第１の実施の形態の場合に比べて工程を簡略化すること
ができる。
【００９４】（実施の形態７）本発明の第７の実施の形
態における電子装置およびその製造方法を、図８を用い
て説明する。
【００９５】本発明の第７の実施の形態における電子装
置は、厚さ１５０μｍのＧａＡｓよりなる半絶縁性の基
板１の上に厚さ０．２μｍの活性層２が形成され、活性
層２の上にはソース電極３、ドレイン電極４およびゲー
ト電極５が形成されている。ソース電極３およびドレイ
ン電極４は金とゲルマニウムとの合金よりなり、それぞ
れ活性層２とはオーミックに接触する。また、ゲート電
極５は、活性層２に接する厚さ０．０５μｍのチタン層
の上に厚さ０．５μｍのアルミニウム層を積層して形成
されており、活性層２とはショットキー接合をなす。ソ
ース電極３には２０μｍ□の開口部３ａが設けられてい
る。ソース電極３とゲート電極５、ゲート電極５とドレ
イン電極４との間隔はそれぞれ１μｍである。活性層
２、ソース電極３、ドレイン電極４およびゲート電極５
によりＦＥＴが形成されている。
【００９６】基板１には２０μｍ□の開口部１２ａを設
けた穴７が形成されており、その穴７には白金よりなる
厚さ０．５μｍの側面導電層１５が形成されている。ま
た、基板１の裏面には金よりなる裏面金属膜９が形成さ
れている。ソース電極３と裏面金属膜９とは側面導電層
１５により電気的に接続されている。
【００９７】この電子装置の製造方法は、以下に示す通
りである。まず、基板１の上にレジストマスクを用いて
珪素イオンを選択的に注入し、活性化熱処理を施して活
性層２を形成する。次に活性層２の上にレジストマスク
を用いたリフトオフ法により、金とゲルマニウムとの合
金および金を順次積層し、ソース電極３およびドレイン
電極４を形成する。同様にレジストマスクを用いたリフ
トオフ法により、チタンおよびアルミニウムを順次積層
してゲート電極５を形成し、ＦＥＴを形成する（図８
（ａ））。
【００９８】次に、基板１の表面にエッチング保護膜と
しての厚さ２０μｍのフォトレジスト１２を塗布した
後、開口部３ａ上に形成された開口部１２ａを用いて基
板１を通常のフォトリソグラフィによりエッチングし、
深さ２００μｍの穴７を形成する（図８（ｂ））。
【００９９】その後、フォトレジスト１２をマスクとし
た蒸着、めっき等の方法により穴７の側面あるいは側面
ないし底面に、穴７の内面に完全に充填しない程度に側
面導電層１５を被覆する（図８（ｃ））。
【０１００】さらに、基板１を裏面側から少なくとも穴
７に到達する厚さまで研磨し、基板１の裏面側に側面導
電層１５を露出させる（図８（ｄ））。
【０１０１】最後に、基板１の裏面全面に裏面金属膜９
を形成し、電子装置を作製する（図８（ｅ））。
【０１０２】本実施の形態における電子装置の製造方法
によれば、基板１への穴７の形成および穴７内部への導
電層１０の充填を、基板１を研磨せず機械的強度を維持
した状態で行うことができるために、基板１の割れを防
止することができ、従来よりも歩留まり率が向上する。
また、開口部３ａを用いて穴７を形成することにより、
穴７の側面あるいは側面ないし底面に側面導電層１５を
形成する際に同時に基板１表面上のソース電極３との接
続が行えるため、側面導電層１５とソース電極３とを接
続するための金属層を形成する必要がなく、第１および
第６の実施の形態の場合に比べて工程をさらに簡略化す
ることができる。また、基板１の裏面への保護膜パター
ンの形成が不要となり、工程を簡略化することができ
る。さらに、側面導電層１５を完全に充填させていない
ので、第２の実施の形態の場合に比べて工程を簡略化す
ることができる。
【０１０３】（実施の形態８）本発明の第８の実施の形
態における電子装置およびその製造方法を、図９および
図１０を用いて説明する。
【０１０４】本発明の第８の実施の形態における電子装
置は、図９にその平面図および断面図を示すように厚さ
１５０μｍのＧａＡｓよりなる半絶縁性の基板１の上に
厚さ０．２μｍの活性層２が形成され、活性層２の上に
はソース電極３、ドレイン電極４およびゲート電極５が
形成されている。ソース電極３およびドレイン電極４は
金とゲルマニウムとの合金よりなり、それぞれ活性層２
とはオーミックに接触する。また、ゲート電極５は、活
性層２に接する厚さ０．０５μｍのチタン層の上に厚さ
０．５μｍのアルミニウム層を積層して形成されてお
り、活性層２とはショットキー接合をなす。ソース電極
３とゲート電極５、ゲート電極５とドレイン電極４との
間隔はそれぞれ１μｍである。活性層２、ソース電極
３、ドレイン電極４およびゲート電極５によりＦＥＴが
形成されている。
【０１０５】基板１には、２０μｍ□の穴７が形成され
ている。その穴７の側面および周囲には第１の下地金属
層１６およびめっき金属層１７が順次形成されている。
また、基板１の裏面には金よりなる裏面金属膜９が形成
されている。ソース電極３と裏面金属膜９とは第１の下
地金属層１６およびめっき金属層１７により電気的に接
続されている。
【０１０６】穴７を介して基板裏面側と電気的に接続さ
れた基板表面のめっき金属層１７の面積を穴７の横に拡
張してある（図９（ａ）参照）。
【０１０７】このような構成により、穴７を有する電子
装置の電気的検査を基板裏面からだけでなく表面からも
行うことができる。また、基板１に穴７を形成した後の
電子装置の電気的検査を基板が研磨されず機械的強度を
維持した状態で行うことができ、穴７の形成工程を含め
た電子装置の電気的不具合を基板の割れを防止しつつ調
べることが可能となる。
【０１０８】この電子装置の製造方法を、図１０を用い
て説明する。まず、基板１の上にレジストマスクを用い
て珪素イオンを選択的に注入し、活性化熱処理を施して
活性層２を形成する。次に活性層２の上にレジストマス
クを用いたリフトオフ法により、金とゲルマニウムとの
合金および金を順次積層し、ソース電極３およびドレイ
ン電極４を形成する。同様にレジストマスクを用いたリ
フトオフ法により、チタンおよびアルミニウムを順次積
層してゲート電極５を形成し、ＦＥＴを形成する（図１
０（ａ））。
【０１０９】次に、基板１の上に、酸化珪素（Ｓｉ
Ｏ2）よりなる絶縁膜１８を形成し、ゲート電極５から
見てソース電極３の外方およびドレイン電極４の外方に
それぞれ開口部１８ａおよび１８ｂを、エッチングによ
り形成する（図１０（ｂ））。
【０１１０】その後、基板１の表面にエッチング保護膜
としてのフォトレジスト１２を塗布した後、通常のフォ
トリソグラフィにより形成された開口部１２ａを用いて
第１の下地金属層１６と基板１をエッチングし、深さ２
００μｍの穴７を形成する（図１０（ｃ））。
【０１１１】その後、フォトレジスト１２をマスクとし
た蒸着またはスパッタ等により穴７の側面または底面に
第２の下地金属層１９を形成する（図１０（ｄ））。
【０１１２】次にフォトレジスト１２を基板１から除去
し、絶縁膜１８をマスキング材として第１の下地金属層
１６および第２の下地金属層１９の露出面にめっき金属
層１７を形成して、基板１上に配線を形成するとともに
穴７に金属層を被覆する（図１０（ｅ））。
【０１１３】次に絶縁膜１８を基板１表面から除去し、
続いてめっき金属層１７が形成されていない部分の第１
の下地金属層１６を基板１の表面からエッチングして除
去し、さらに基板１を裏面側から少なくとも穴７に到達
する厚さまで研磨し、基板１の裏面側にめっき金属層１
７を露出させる（図１０（ｆ））。
【０１１４】最後に、基板１の裏面全面に裏面金属膜９
を形成し、図９（ｂ）に示すような電子装置を作製す
る。
【０１１５】本実施の形態における電子装置の製造方法
によれば、基板１への穴７の形成および穴７内部へのめ
っき金属層１７の被覆を、基板１を研磨せず機械的強度
を維持した状態で行うことができるために、基板１の割
れを防止することができ、結果として従来の方法よりも
歩留まり率が向上する。また、基板１の裏面への保護膜
パターンの形成が不要になり、工程を簡略化することが
できる。さらに、絶縁膜１８により基板１上の配線と穴
７の側面ないし底面の金属層とを一度のめっき工程にて
同時に形成することができ、上記いずれの実施の形態の
場合に比べてもさらに工程を簡略化することができる。
【０１１６】本実施の形態においては基板１に形成した
穴７を充填しても全く同様の効果が得られる。
【０１１７】なお、上記各実施の形態においては、以下
に示す置き換えを行っても同様の効果が得られる。
【０１１８】基板１に穴７を形成するためのエッチング
の際に、エッチング保護膜としてフォトレジスト１２を
用いる代わりに、エッチング液等に浸食されない材料で
あれば、他の絶縁物からなる膜等を用いてもよい。
【０１１９】導電層１０として、酸化イリジウム等の導
電性金属酸化物、窒化チタン等の導電性金属窒化物また
はそれらの組み合わせからなる多層構造の導電体層を用
いてもよい。
【０１２０】基板１として、インジウム燐（ＩｎＰ）等
の化合物半導体基板、シリコン基板、サファイア基板等
の絶縁性基板、またはガラス基板等の非晶質基板を用い
てもよい。また、半導体レーザ等の他の素子を有する基
板を用いてもよい。
【０１２１】基板１を研磨する代わりに、基板１をエッ
チングすることにより、導電層１０を基板１の裏面側に
露出させてもよい。
【０１２２】
【発明の効果】以上のように本発明によれば、穴の形成
および穴内部への金属層の形成を基板の機械的強度を維
持した状態で行うことが可能であり、基板の割れを防止
することができ、製造歩留まり率を従来よりも向上させ
ることができる。また、穴を形成する際に基板の裏面に
保護膜パターンを形成する必要がなく、従来よりも工程
を簡略化することができる。その結果、穴を有する電子
装置の製造コストを大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における電子装置の
製造方法を示す工程断面図
【図２】本発明の第２の実施の形態における電子装置の
製造方法を示す工程断面図
【図３】本発明の第３の実施の形態における電子装置の
製造方法を示す工程断面図
【図４】本発明の第４の実施の形態における電子装置の
製造方法を示す工程断面図
【図５】本発明の第５の実施の形態における電子装置の
製造方法を示す工程断面図
【図６】本発明の第５の実施の形態における穴の形状を
示す図
【図７】本発明の第６の実施の形態における電子装置の
製造方法を示す工程断面図
【図８】本発明の第７の実施の形態における電子装置の
製造方法を示す工程断面図
【図９】本発明の第８の実施の形態における電子装置を
示す図
【図１０】本発明の第８の実施の形態における電子装置
の製造方法を示す工程断面図
【図１１】従来の電子装置の製造方法を示す工程断面図
【符号の説明】
１ 基板 ２ 活性層 ３ ソース電極 ３ａ、６ａ、１８ａ、１８ｂ 開口部 ４ ドレイン電極 ５ ゲート電極 ６、１２ フォトレジスト ７ 穴 ８、１３ 下地金属層 ９ 裏面金属膜 １０ 導電層 １１ 金属層 １４ 金属微粒子層 １５ 側面導電層 １６ 第１の下地金属層 １７ めっき金属層 １８ 絶縁膜 １９ 第２の下地金属層 ２０ 貫通孔
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 秀俊 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 上田 大助 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 基板に穴を形成する工程と、前記穴に導
    電層を充填する工程および前記穴を形成した側とは反対
    側より少なくとも前記穴に到達する厚さに前記基板を研
    磨する工程とを備えたことを特徴とする電子装置の製造
    方法。
  2. 【請求項２】 基板上に電極層を形成する工程と、前記
    電極層の上にレジスト膜の開口部を設け、前記開口部を
    用いて前記電極層と前記基板に穴を形成する工程と、前
    記穴に導電層を充填する工程および前記穴を形成した側
    とは反対側より少なくとも前記穴に到達する厚さに前記
    基板を研磨する工程とを備えたことを特徴とする電子装
    置の製造方法。
  3. 【請求項３】 前記穴に導電膜を充填する代わりに、前
    記レジスト膜をマスクとして前記基板の表面の法線方向
    に対して傾斜した方向から前記穴の側面に金属層を形成
    し、しかる後前記穴に導電層を充填する工程を用いるこ
    とを特徴とする請求項２記載の電子装置の製造方法。
  4. 【請求項４】 前記穴に導電層を充填する代わりに、前
    記穴の側面または底面に導電層を前記穴が完全に充填す
    ることなく被覆することを特徴とする請求項１ないし３
    のいずれかに記載の電子装置の製造方法。
  5. 【請求項５】 基板の上に電極層を形成する工程と、全
    面に第１の導電膜を形成する工程と、前記第１の導電膜
    の上に第１の開口部を有する絶縁膜を形成し、前記第１
    の導電膜および前記絶縁膜の上に前記第１の開口部の中
    に第２の開口部を有するレジスト膜を形成する工程と、
    前記レジスト膜の第２の開口部を利用して前記第１の導
    電膜と前記基板に穴を形成する工程と、前記穴を含む前
    記レジスト膜の上に第２の導電膜を堆積し、前記第２の
    導電膜のうち前記レジスト膜上に堆積された部分を前記
    レジスト膜を除去することにより取り除き、前記穴の側
    面ないし底面に第２の導電膜を被覆する工程と、前記穴
    を含む前記基板上で前記絶縁膜に覆われていない部分に
    選択的にめっきを行い、前記基板上に配線と前記穴に金
    属層を形成する工程および前記穴を形成した側とは反対
    側より少なくとも前記穴に到達する厚さに前記基板を研
    磨する工程を備えたことを特徴とする電子装置の製造方
    法。
  6. 【請求項６】 前記穴の側面または底面に導電層を被覆
    した後に、前記基板を研磨し、前記穴の底面に導電層を
    残すことを特徴とする請求項４または５記載の電子装置
    の製造方法。
  7. 【請求項７】 前記穴を形成した側とは反対側より少な
    くとも穴に到達する厚さに前記基板を研磨する工程の代
    わりにエッチングを行うか、または研磨とエッチングと
    を併用することを特徴とする請求項１ないし６のいずれ
    かに記載の電子装置の製造方法。
  8. 【請求項８】 貫通孔を有する基板と、前記基板上に形
    成された電極層と、前記貫通孔の内部に導電層とを有
    し、かつ前記電極層と前記導電層とが電気的に接続され
    ているとともに、前記貫通孔の断面形状が少なくとも一
    部に１８０度以上の内角を有する図形であることを特徴
    とする電子装置。
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