JPH03225861A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路の製造方法に係り。

特にバイアホール構造を有するマイクロ波モノリシック
集積回路（以下ＭＭＩＣと略記する）の接地方法を改良
し、接地インダクタンスの低減と歩留り向上を図った半
導体集積回路の製造方法に関する。

（従来の技術） 砒化ガリウム（ＧａＡｓ）を用いたＭＭＩＣの特性を向
上させ、特性のバラツキを小さくするためには、能動素
子（ＦＥＴ）部及び整合回路部の接地インダクタンスを
低減し、その値にバラツキを生じさせないことが必要で
ある。ＭＭＩＣの接地には、インダクタンスの低減及び
素子の小形化に有利なバイアホール構造による方法が多
く採用されている。以下に、ソース電極と整合回路素子
を構成するキャパシタの下地電極とを接地用電極とし、
これらをバイアホール構造により裏面電極と接続したＭ
ＭＩＣの製造方法の従来例を図面を参照して説明する。

第２図（ａ）に示すようにＧａＡｓ半絶縁性基板ｌＯ上
にイオン注入法を用いて、動作層（Ｎ層）１１．抵抗層
（Ｎ層）１１１、オーム性接触層（Ｎ層層）１２を選択
的に形成した後、上記Ｎ＋層１２上及び抵抗層１１１上
に写真蝕刻法でソース、ドレイン、抵抗層の各電極形酸
部に開孔を有するレジストのパターニングを行ない金ゲ
ルマニウム（ＡｕＧｅ）を蒸着する。

次に、リフトオフ法により各電極のパターンを形成した
後、温度４５０℃で合金化を施しソース電極１３、トレ
イン電極１５、抵抗層電極１６を形成する。

次に写真蝕刻法によりゲート電極及び整合回路素子を構
成するキャパシタ下地電極に対応した開孔を有するレジ
ストのパターニングを行ない、アルミニウム（Ａρ）を
蒸着し、リフトオフによってゲート電極１４、整合回路
を構成するキャパシタ下地電極１７を形成する。次に整
合回路素子を構成するキャパシタ用の絶縁膜として、例
えばＳｉ、Ｎ４１８をプラズマＣＶＤ法により厚さ２０
００人堆積した後、写真蝕刻法及びフレオン（ＣＦ４’
）ガスを用いたプラズマエツチング法によって、ソース
電極１３、ドレイン電極１５．ゲート電極１４の各電極
上に開孔を設ける。

次に写真蝕刻法により整合回路素子を構成するキャパシ
タ上面電極に対応した開孔を有するレジストのパターニ
ングを行ない、チタン（Ｔｉ）、金（Ａｕ）を順次蒸着
し、リフトオフを施して整合回路素子を構成するキャパ
シタ上面電極１９を形成する（第２図（ｂ））。

次に、ＧａＡｓ半絶縁性基板１０表面を支持板、倒えば
石英板２００にワックス２０１で貼り付け、ラッピング
とケミカルポリッシングによりＧａＡｓ半絶縁性基板１
０の厚さを約１００癖にした後、バイアホール用マスク
層１００を、ＡＺＩ３５０Ｊ（商品名）を用いて写真蝕
刻法により形成する（第２図（Ｃ））。上記マスク層１
００は、ＧａＡｓ半絶縁性基板１０表面に形成したソー
ス電極１３、キャパシタ下地電極１７に位置合わせされ
ている。

次に、りん酸系のエツチング液を用いてＧａＡｓ結晶に
エツチングを施し、ソース電極１３、キャパシタ下地電
極Ｉ７に到達するバイアホール１０１　を形成するい続
いてバイアホールマスク層１００を例えばＡＺリムーバ
（商品名）を用いて除去する。次に、ＧａＡｓ半絶縁性
基板１０裏面及びバイアホール１０１内に蒸着によりＡ
ｕを厚さ１ｉ！ｍ被着して裏面電極１３３を形成し、ソ
ース電極１３及びキャパシタ下地電極１７と電気的に接
続する。最後にＧａＡｓ半絶縁性基板１０を石英板１９
０から離脱させた後、ダイヤモンドカッタで素子分離し
て第２図（ｄ）に示すＭＭＩＣを完成する。

（発明が解決しようとする課題） 上記の如く形成されるＭＭＩＣはその設計通りにいけば
、接地電極となるソース電極１３およびキャパシタ下地
電極と裏面電極との間に介在する接地インダクタンスが
十分小さく、高周波特性に優れている筈である。しかし
、このＭＭＩＣは第３図で破線円内に示すように、ソー
ス電極１３近傍のＧａＡｓ結晶が異常エツチングされ易
い。これは、ＧａＡｓ半絶縁性基板１０の厚さのばらつ
き等により一定時間施したエツチング後、基板内でバイ
アホールの形状がばらつき、接地電極にエツチングが早
く到達した部分では接地電極等を構成する金属とＧａＡ
ｓ結晶のエツチング液間で生ずる電池効果により、接地
電極近傍のＧａＡｓ結晶のエツチングが異常に促進され
るためと考えられる。また、ＧａＡｓ半絶縁性基板内の
全バイアホール形成終了時点での異常エツチング量を調
へたところ、横方向に４声、縦方向に２虜程度であった
。第３図に示すように異常チンチングされた部分には裏
面電極１３３形成の際蒸着が行なわれない。その結果、
接地電極と裏面電極間の電気的な導通歩留りが著しく低
下する。また。

異常エツチングされても、電気的な導通が得られるよう
に裏面電極の厚さを、最低２戸以上と厚く形成するとダ
イヤモンドカッタによる素子分離が困難になり、無理に
分離しようとすると、ＧａＡｓは脆弱な性質があるため
に素子に欠け、割れを生じ著しい歩留の低下を招くとい
う重大な問題がある。

本発明は上記従来の問題点を改良するためのＭＭＩＣの
接地方法を提供することを目的とするものである。

〔発明の構成−〕

（課題を解決するための手段） 本発明にかかる半導体集積回路の製造方法は、半導体基
板表面の一部に高不純物濃度の半導体層を形成する工程
と、前記高不純物濃度の半導体層上に接地用電極を形成
する工程と、前記半導体基板の裏面に前記接地用電極と
対応する位置に開口部を有するマスク層を形成する工程
と、前記開口部を通して前記半導体基板にエツチングを
施し前記接地用電極に到達するバイアホールを形成する
工程と、前記バイアホール内にめっき手段により第１の
金属層を形成する工程と、前記半導体基板の裏面に第２
の金属層を形成する工程を含むことを特徴とする。

（作　用） 本発明は接地電極近傍のバイアホール形状が異常になり
ながらも接地電極下に設けられた高濃度の半導体層に無
電解めっきを施すことによって接地電極と裏面電極間の
電気的導通を完全に行なうことができ、さらに裏面電極
は厚く形成しなくて済むため、素子分離をダイヤモンド
カッタで容易に達成できて接地インダクタンスの十分に
小さく高周波特性に優れた半導体集積回路を高歩留りで
再現性良く製造することができる。

（実施例） 以■；、この発明の実施例を第１図を参照して説明する
。

まず、ＧａＡｓ半絶縁性基板３０上の動作層（Ｎ層）３
１及び抵抗層３１１形成予定域に加速エネルギ１４０ｋ
ｅＶ、ドース量３　Ｘ　１０１２ａｏ−２のシリコン（
Ｓｌ）イオンを選択的に注入する。次にオーム性接触層
（Ｎ層層）３２形成予定域に加速エネルギ１２０ｋｅＶ
と２５０ｋｅＶ、ドース電番２　Ｘ　１０”　ａｎ−”
の３１イオンを選択的に注入する。

続いて８５０℃でアニールを施してＳｉイオンを活性化
させて動作層３１、抵抗層３１１．オーム性接触層３２
を形成する（第１図（ａ））。

次に、ソース電極３３及び整合回路素子を構成するキャ
パシタ下地電極３４４形成予定域に例えば、分子線エピ
タキシャル成長法（ＭＢＥ）により、温度７００℃で電
子濃度３Ｘ１０”ａｎ−’、厚さ２．５癖の高不純物濃
度の半導体層３２２を選択的に形成する（第１図（ｂ）
）。

次に、オーム性接触層３２上及び抵抗層３１１上に写真
蝕刻法で、ソース、ドレイン、抵抗層の各電極に対応し
た開孔を有するレジストのパターニングを行ないＡｕＧ
ｅを蒸着する。続いてリフトオフ法により各電極パター
ンを形成した後、４５０°Ｃの温度で合金化して、ソー
ス電極３３、ドレイン電極３５、抵抗層電極３６を形成
する。次に写真蝕刻法によりゲート電極及びキャパシタ
下地電極に対応した開孔を有するレジストのパターニン
グを行ないＡＱを蒸着し、リフトオフによってゲート電
極３４、キャパシタ下地電極３４４を形成する（第１図
（Ｃ））。

次に、キャパシタ用の絶縁膜としてＳｉ、　Ｎ４膜３８
をプラズマＣＶＯにより厚さ２０００人堆積した後、写
真蝕刻法及びＣＦ４を用いたプラズマエツチング法によ
って、ソース電極３３０、ドレイン電極３５．ゲート電
極３４の各″、ｔＬ極上を開孔する。次に、キャパシタ
上面電極に対応した開孔を有するレジストのパターニン
グを施し、蒸着によりＴｉ、　Ａｕを順次被着し、リフ
トオフを施してキャパシタ上面電極３９を形成する（第
１図（ｄ））。

次に、　ＧａＡｓ半絶縁性基板３０表面側を石英板４０
０にワックス・１０１で接着し、ラッピングとケミカル
ボ１１ツシングにより、厚さ１００虜まで薄層化する。

次にバイアホールのマスク層としてＡＺ１３５０Ｊ層３
００を写真蝕刻法によりソース電極３３、キャパシタ下
地電極３４４直下の位置に開孔を設は形成する（第１図
（ｅ））。

次に、りん酸：過酸化水素水：水＝３：４：１のエツチ
ング液でＧａＡｓ結晶をエツチングし、ソース電極３３
、キャパシタ下地電極３４４に到達するバイアホール３
０１　を形成する。このとき薄層化工程等で生じたＧａ
Ａｓ半絶縁性基板３０厚のばらつきにより、ソース電極
３３及びキャパシタ下地電極３４４に到達するまでのエ
ツチング終了時間が異なり、早く到達したところでは、
電池効果により、ＧａＡｓ結晶の異常エツチングが起こ
る。次に、バイアホール３０１内にＡｕ層３３１の無電
解めっきを厚さ１０００人施す（第１図（ｆ））。ここ
で、従来のバイアホールの構造では、バイアホールの側
壁は半絶縁性のＧａＡｓ結晶であるため、無電解めっき
ではＡｕを被着できないが、本発明によればＧａＡｓ結
晶の異常エツチング部分は、高濃度層であるため、無電
解めっきでＡｕを被着することができる。

次に、ＧａＡｓ半絶縁性基板３０裏面より、Ａｕ層３３
２を厚さ２０００人蒸着する（第１図（ｇ））。ここで
、ＧａＡｓ結晶の異常エツチングが起こっている部分は
影となるため、蒸着粒子が蒸着されないが、先のＡｕの
無電界メツキにより、Ａｕ層３３１が被着されているの
で、無電解めっきのＡｕ層３３１と蒸着のＡｕ層３３２
により、電気的な導通が得られる。

次に、これらのＡｕ層３３１，３３２を電極にして、電
解めっきによりＡｕを０．８癖厚にめっきを施して裏面
電極３３３を形成する。最後に石英板３９からＧａＡｓ
半絶縁性基板３０を離脱させた後、ダイヤモンドカッタ
を用いて素子分離を行なって第１図（ｈ）に示すＭ阿Ｉ
Ｃを得る。

斜上の如くして、電池効果によるものと考えられるＧａ
Ａｓ結晶の異常エツチングが生しる可能性のある部分に
予めＡｕの無電解めっき可能な高濃度の半導体層を設け
ることによって、接地電極となるソース電極及びキャパ
シタ下地電極と裏面電極間の接続を完全に行なうことが
でき、さらに裏面電極の厚さも１ｐと薄く形成できるた
め、ダイヤモンドカッタによる方法で容易に素子分離を
行なうことができる。

なお、上記実施例では、高不純物濃度の半導体層の形成
はＭＢＥで行なったが、他の成長方法、例えばＭＯＣＶ
Ｄ等によっても構わない。また、電子濃度と厚さは、そ
れぞれ３　Ｘ　１０１１１ａｎ−３と２．５虜で行なっ
たが何らこれらの値に限定されることはない。

ただし、電子濃度は高い程、厚さも厚い程良い。

ＧａＡｓ結晶のエツチング液には、りん酸系のエツチン
グ液を用いたが、硫酸系のエツチング液或いは臭ｉ系（
７）エツチング液でも構わない。無電解めっきによるＡ
ｕの厚さは１ｏｏｏ人としたが、この値に限らず裏面電
極形成時の電解メツキの際に、電気的な導通が得られる
程度、例えば５００人程炭酸も構わない。

〔発明の効果〕

この発明によれば、以上述べたようにＧａＡｓ結晶の異
常エツチングが生じても、異常部分にメタライズ可能な
ため、接地用電極と裏面電極間の電気的な接続を完全に
行なうことができ、さらに裏面電極の厚さも薄く形成で
きることから、接地インダクタンスが十分小さく、高周
波特性に優れたＭＭＩＣを高い歩留りで再現性良く製造
することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｂ）はこの発明にかかるＭにＩＣの製
造方法を工程順に示すいずれも断面図、第２図（ａ）〜
（ｄ）は従来のＭＭＩＣの製造方法を工程順に示すいず
れも断面図、第３図は従来のにＭＩＣのノくイアホール
の異常エツチングを示す断面図である。 １０．３０・ＧａＡｓ半絶縁性基板 １１、　３１・・動作層 １１１．３１１・抵抗層 １２．３２・・オーム性接触層 １３．３３０・ソース電極 １４．３４・・ゲート電極 １５、　３５・・トレイン電極 １６．３６・抵抗層電極 １７．３４４・・キャパシタ下地電極 １８．３８・・Ｓ　Ｌ３　Ｎ　４膜 １９．３９・・キャパシタ上面電極 ２００．４００・・・石英板 ２０１． １００． １０１゜ １３３゜ ４０１・・・ワックス ３００・・・マスク層（ＡＺ１３５０Ｊ）３０１・・・
バイアホール ３３１・・・無電解めっきで形成したＡｕ層３３２・・
蒸着で形成したＡｕ層 ３３３・・・裏面電極

Claims (1)

【特許請求の範囲】
1. 半導体基板表面の一部に高不純物濃度の半導体層を形成
   する工程と、前記高不純物濃度の半導体層上に接地用電
   極を形成する工程と、前記半導体基板の裏面に前記接地
   用電極と対応する位置に開口部を有するマスク層を形成
   する工程と、前記開口部を通して前記半導体基板にエッ
   チングを施し前記接地用電極に到達するバイアホールを
   形成する工程と、前記バイアホール内にめっき手段によ
   り第１の金属層を形成する工程と、前記半導体基板の裏
   面に第２の金属層を形成する工程を含むことを特徴とす
   る半導体集積回路の製造方法。