JP3093408B2

JP3093408B2 - 電極と配線との組み合わせ構造の形成方法

Info

Publication number: JP3093408B2
Application number: JP04000668A
Authority: JP
Inventors: 和之 ▲猪▼口
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-01-07
Filing date: 1992-01-07
Publication date: 2000-10-03
Anticipated expiration: 2015-10-03
Also published as: JPH05183059A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体素子における
電極と配線との組み合わせ構造およびその電極形成方法
に関する。

【０００２】

【従来の技術】ＩＣを形成する基本素子には、主とし
て、バイポーラトランジスタ、電界効果トランジスタ
（ＦＥＴ）、ダイオード、抵抗がある。通常、これら
は、基板またはこれに積層した層に素子形成領域として
設けられている。これら領域は、所要の導電型の領域で
あり、これら領域に対し金属電極を設け、これら金属電
極に配線を設けている。この金属電極と素子形成領域と
の間の接合には、ショットキー接合とかオーミック接合
とか、或いは、絶縁膜を介して接合する場合もある。通
常は、配線は、金属電極の上側に設けた層間絶縁膜等の
絶縁層にコンタクトホールを開けて、このコンタクトホ
ールを通じて金属電極との間の接続を行なっている。な
お、素子形成領域とは、この領域と電極とが電気的に結
合されるようにしてこの電極がその上側に形成される、
単一の導電性領域である。従って、一例を挙げれば、Ｆ
ＥＴの場合には、ゲート電極が上側に形成されるチャネ
ル領域とか、ソース電極やドレイン電極が上側にそれぞ
れ形成されるソース領域とかドレイン領域とかがあり、
バイポーラトランジスタの場合にはエミッタ電極、コレ
クタ電極或いはべース電極が上側にそれぞれ形成される
エミッタ領域、コレクタ領域或いはべース領域とかがあ
り、またダイオードの場合にはアノードおよびまたはカ
ソードが上側に形成される導電性領域があり、また、抵
抗の場合には、これより配線を引き出すための電極が形
成される抵抗領域であったり等という種々の導電性領域
がある。この素子形成領域は、下地の表面をある大きさ
の面積をもって占有していて、下地表面でこれに隣接す
る領域も、別の導電性領域であったり、半絶縁性領域で
あったり、或いは、分離領域であったり、その他の領域
であったりする。

【０００３】以下、ＧａＡｓＬＳＩを例にとって従来の
手法を説明する。従来のＧａＡｓＬＳＩの典型的なショ
ットキー接合型のＦＥＴ（電界効果トランジスタ）とし
て例えば文献Ｉ：「日経マイクロデバイス１９８６年
７月号第６５−７３頁」の構造のものがある。図１４
の（Ａ）は、このＦＥＴの構造を有する素子の配線状態
を説明するための部分的平面図で、表面保護膜を除いた
状態で示してある。また、図１４の（Ｂ）は、図１４の
（Ａ）のＡ−Ａ線に対応する面での断面図である。この
従来構造では、半絶縁性ＧａＡｓ基板１０にイオン注入
とアニールとにより、チャネル領域とソース・ドレイン
領域とを有するｎ型の導電性領域１２を形成している。
この領域１２のチャネル領域１２ａの上側とこの領域に
接している基板１０の半絶縁性領域１４の上側とに跨が
って、ゲート電極１６を形成してある。また、この導電
性領域１２のソース・ドレイン領域１２ｂの上には、オ
ーム性電極１８も形成されている。なお、２６はパッシ
ベーション膜である。

【０００４】ＦＥＴの基板１０の表面側を上方から眺め
たとき、このゲート電極１６は、チャネル領域１２ａの
外側の半絶縁性領域１４の上側にまで張り出して形成さ
れている。その理由は、ショットキー接合のゲート電極
１６によって、その下側に存在するチャネル領域１２ａ
が端部にまで完全にピンチオフできるようにするため
と、層間絶縁膜２０上に形成される配線２２と、コンタ
クトホール２４を介して、接続できるようにするためで
ある。最近では、ゲート電極１６のゲート長は１μｍ以
下で例えばＧａＡｓ素子の場合には、０．５μｍ程度も
可能であり、一方、コンタクトホールの径は２〜１μｍ
程度である。このため、チャネル領域１２ａの範囲内の
領域で、ゲート電極と配線との接続をとるようにする
と、ａ）両者間の接続面積が小さく、従って、コンタク
ト抵抗が大きくとなってしまうこと、ｂ）コンタクトホ
ール２４の形成の際に、ゲート電極が損傷を受けて細く
されてしまうので、実効的なゲート幅が設計上の幅から
変化してしまう、およびｃ）コンタクトホールの形成の
際に、下側の素子形成領域１２ａ，１２ｂに損傷を与え
るので、ＦＥＴとかＬＳＩとかの性能が悪化する恐れが
あった。

【０００５】従って、従来は、主として上述した理由に
より、コンタクトホールを用いた電極と配線との接続
は、素子形成領域上では行なっていなかった。

【０００６】一方、オーム性電極１８は、素子形成領域
１２ｂの基板面での面積が広い場合には、図１４の
（Ａ）にも示してあるように、この領域１２ｂ上でコン
タクトホール２４を介して配線２２との接続をとってい
る。しかし、素子形成領域１２ｂの基板面での面積が狭
い場合には、オーム性電極１８の、ゲート長方向の長さ
も短くなるので、この領域１２ｂ上でオーム性電極と配
線との接続はとれない（図１５の（Ａ）および
（Ｂ））。従って、その場合には、通常は、オーム性電
極１８を素子形成領域１２ｂ外の半絶縁性領域１４の上
側へと引き出しておいて比較的に大きな面積のコンタク
トパッド部２６で配線２２との接続をとっている。

【０００７】また、この素子形成領域１２ａ，１２ｂの
大きさに拘らず、ＦＥＴを負荷または定電流源として用
いる場合、基板１０の半絶縁性領域１４上でゲート電極
１６とオーム性電極１８とを接続することもあり、さら
に、その部分で配線２２とも接続することがあった（図
１５の（Ａ）および（Ｂ））。

【０００８】

【発明が解決しようとする課題】このように、従来、Ｇ
ａＡｓＦＥＴの場合には、各電極と配線との接続は、次
のような問題点を抱えていた。

【０００９】この接続点がＦＥＴの本来の素子形成領
域の外側の領域で行なわれるため、ＦＥＴがＩＣチップ
上を占有する面積が、この素子形成領域の面積よりも広
がってしまう。そのため、これらＦＥＴを組み込んだＬ
ＳＩの集積度の向上にも限界が生じており、また、面積
の増大分だけ浮遊容量も増大して、素子特性に悪影響を
与える。

【００１０】また、文献ＩＩ：「沖電気研究開発１
４９Ｖｏｌ．５８，Ｎｏ．１．第２３−２８頁（１９
９１）」にも開示されているように、半絶縁性基板に直
に接して形成された電極部分はリーク電流を生じ易く、
このため、ＦＥＴの特性劣化を招いたり、ＬＳＩの誤動
作を招いたり、さらには、サイドゲート効果というＦＥ
Ｔ等の素子間の干渉効果を生じる原因となる。

【００１１】また、半絶縁性基板に直に接して形成さ
れたオーム性電極部分も、上述したと同様に、リーク
電流を生じ易く、さらにはサイドゲート効果を発生する
原因となっている。

【００１２】一方、シリコン（Ｓｉ）を用いたＭＯＳＬ
ＳＩを構成するＦＥＴの場合にも、上述したの場合と
同様な問題があり、さらには、特にゲート電極をポリシ
リコンとした場合には、ゲート抵抗が増大したり、ゲー
ト電極と配線とのコンタクト抵抗が増大してしまう。

【００１３】この発明の目的は、上述した従来の諸問題
を起こさずに、ＬＳＩの集積度を高めることが可能な、
半導体素子の電極と配線との組み合わせ構造およびその
形成方法を提供することにある。

【００１４】

【課題を解決するための手段】この目的の達成を図るた
め、この発明の半導体素子の電極と配線との組み合わせ
構造の形成方法によれば、（ａ）下地の単一の素子形成
領域上に、下地側の電極および該電極上のキーマスクと
からなる積層構造を形成する工程と、（ｂ）前記積層構
造を含む下地の表面側の全面にパッシベーション膜材料
を被着して予備膜を形成する工程と、（ｃ）該予備膜上
に、前記下地の表面に垂直な方向からの異方性堆積技術
を用いて、耐エッチング膜を形成する工程と、（ｄ）前
記パッシベーション膜の、前記耐エッチング膜間に露出
した部分をエッチング除去することにより前記キーマス
クの側面を少なくとも部分的に露出させる工程と、
（ｅ）前記キーマスクを除去して前記電極の表面を露出
させる工程と、（ｆ）前記露出した電極表面と接触する
配線を形成する工程とを含むことを特徴とする。

【００１５】また、この方法の発明によれば、好ましく
は、前記（ｄ）工程と（ｅ）工程との間に、（ｄ１）前
記耐エッチング膜の残存部分を除去する工程を含むのが
良い。

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【作用】この発明の方法によれば、電極パターンと同一
のパターンのキーマスクを電極パターン上に一旦設けて
おき、この電極パターンとキーマスクとの境界面より上
側に達する膜厚で適当な材料の膜パターンを設け、その
後、このキーマスクを除去してそのキーマスクの輪郭形
状を保存している残存溝パターンに、配線を形成して、
電極と配線との接続を形成する。このため、電極と配線
との接続のためのコンタクトホールを形成する工程を必
要としない。従って、その分だけ従来よりも工程が簡略
化すると共に、電極が損傷を受けることも無い。よっ
て、ＬＳＩを従来よりも一層高集積化とした場合であっ
ても、特性の優れたＬＳＩを簡単な工程で得ることが可
能となる。

【００２５】

【００２６】なお、上述した積層構造を構成する電極の
上側のマスクは、これが電極と配線との接触領域を決め
るためのキーとなるので、この明細書中ではキーマスク
と称する。

【００２７】また、この素子形成領域は、電極が形成さ
れる前工程で予め形成されている導電性領域と、最初は
予備的に導電性領域として形成してあるが、電極が形成
された後の工程でその一部分が素子形成領域となる領域
との双方の場合を意味し、それぞれ形成される電極によ
って、いずれかの場合となる。

【００２８】

【実施例】以下、図面を参照して、この発明の電極およ
び配線の組み合わせ構造およびその形成方法の実施例に
つき説明する。なお、図は、この発明が理解出来る程度
に、各構成成分の寸法、形状および配置関係を概略的に
示してあるにすぎない。

【００２９】また、以下説明する実施例は、単なる好適
例にすぎず、従って、この発明は、この実施例にのみに
限定されるものではないことを理解されたい。＜基本的実施例＞先ず、図１の（Ａ１）〜（Ａ４）およ
び（Ｂ１）〜（Ｂ４）を参照して、この発明の一実施例
の基本的な形成方法につき説明する。

【００３０】図１の（Ａ１）〜（Ａ４）および（Ｂ１）
〜（Ｂ４）は、この発明の形成方法の説明に供する工程
図であってそれぞれの工程段階で得られる構造体の要部
断面図および要部平面図であり、また、（Ａ１）〜（Ａ
４）はそれぞれ（Ｂ１）〜（Ｂ４）のＡ−Ａ線に沿って
取って示した断面図である。

【００３１】先ず、この発明では、下地１００に予め少
なくとも単一の素子形成領域１０２を形成しておく。こ
の素子形成領域１０２上に、下地側の電極１０４および
この電極１０４上のキーマスク１０６とからなる積層構
造１０８を形成する（図１の（Ａ１）および（Ｂ
１））。このとき、電極およびキーマスクは設計に応じ
た適当な材料を用いて従来普通の方法で形成すれば良
い。

【００３２】次に、少なくとも下地１００の、積層構造
１０８外の領域の上側にエッチングマスクとして供する
ことあるパッシベーション膜１１０を設ける。この実施
例では、下地１００上のパッシベーション膜部分１１０
ａと積層構造１０８の、上側のパッシベーション膜部分
１１０ｂとを設けている（図１の（Ａ２）および（Ｂ
２））。このパッシベーション膜１１０も、設計に応じ
た適当な材料を用いて従来普通の方法で形成すれば良
い。

【００３３】次に、このキーマスク１０６を適当な方法
で除去して電極１０４の表面を露出させる（図１の（Ａ
３）および（Ｂ３））。この除去は、設計に応じた適当
な従来普通の方法で行なえば良い。

【００３４】次に、この露出した電極表面と接触する配
線１１２を形成する（図１の（Ａ４）および（Ｂ
４））。この配線１１２は、設計に応じた適当な材料を
用いて従来普通の方法で形成すれば良い。

【００３５】このように、この発明によれば、コンタク
トホールを用いることなく、下地１００の表面における
素子形成領域１０２の範囲内で電極１０４と配線１１２
との接触（接続）構造を形成することが出来る。

【００３６】この発明の形成方法に適した代表的な電極
としては、例えば、各種トランジスタのオーミック電
極、絶縁ゲート型ＦＥＴのゲート電極、ショットキー型
ＦＥＴのゲート電極、バイポーラトランジスタのエミッ
タ、コレクタおよびベースの各電極、ダイオードのアノ
ード電極およびまたはカソード電極がある。例えば、絶
縁ゲート型ＦＥＴのソース・ドレイン電極とゲート電極
とのように電極材料が同一である場合には、電極にのみ
着目した場合に、これら電極は同一の工程で形成出来
る。しかし、電極材料が異なる場合には、同一工程では
形成出来ないため、それぞれ別工程で形成する。

【００３７】また、素子形成領域に対する電極の大きさ
をどう決めるかは、ＬＳＩの集積度や素子形成領域の大
きさや電極の種類に応じて適当に決めれば良い。しか
し、高集積化が進めば、図に示したように、細長い電極
を素子形成領域を跨ぎ、多少この領域からはみ出す形態
で形成するのが良い。そして、配線は、形成された電極
の上側全面と接触（接続）させると共に、下地表面上の
素子形成領域の外部の所要箇所へと引き出している形態
で形成するのが良い。例えば、バイポーラトランジスタ
やダイオードの場合には、下地の表面における、素子形
成領域の範囲内で、電極を形成してもよい。＜具体的実施例１＞次に、図２〜図５を参照して、この発明の具体的実施例
につき説明する。なお、図２〜図５の各図は、（Ａ）列
に要部断面図を示し、（Ｂ）列に要部平面図を示してあ
り、（Ａ）列の断面は、対応する（Ｂ）列の図１の場合
と同様箇所での断面図である。

【００３８】この実施例では、この発明の形成方法をシ
ョットキーゲート型ＧａＡｓＦＥＴのゲート電極とその
配線との組み合わせ構造に適用した例につき説明する。

【００３９】先ず、この発明では、下地２００の素子形
成領域を形成するための予備導電性領域２０２上に電極
２０４とキーマスク２０６との積層構造２０８を形成す
る（図３の（Ａ５）および（Ｂ５））。

【００４０】そのため、先ず、この実施例では、下地２
００として半絶縁性ＧａＡｓ基板を用意する。そして、
この基板２００の所定箇所に、通常のホトリソグラフィ
技術を用いてレジストパターン２１０を形成する。そし
て、このレジストパターン２１０をマスクとして用い
て、不純物イオンとして、ここではシリコン（Ｓｉ）イ
オンを注入する。このときのイオンの加速電圧を６０Ｋ
ｅＶ程度とし、ドーズ量を２×１０¹²／ｃｍ²程度とす
る。このようにして、設計に応じた適当な広さおよび深
さのｎ型の予備導電性領域（以下、単に予備領域と称す
る。）２０２を形成する（図２の（Ａ１）および（Ｂ
１））。図中、残存している半絶縁性領域を２１２で示
す。この実施例では、この予備領域２０２は、基板２０
０の表面を上側から眺めた場合、基板表面のこの領域の
範囲内にＦＥＴのチャネル領域はもとより、ソース・ド
レイン領域が形成される領域であり、その平面的形状
は、矩形である。

【００４１】次に、この基板面の全面にゲート電極用の
金属層２１４を形成する。この金属層２１４は、例えば
Ａｌ（アルミニウム）を１重量％含有するＷ（タングス
テン）−Ａｌ合金薄膜を、スパッタ法で、１０００Ａ°
（Ａ°は、オングストロームを表す記号）程度の膜厚で
堆積させて形成する（図２の（Ａ２）および（Ｂ
２））。

【００４２】次に、この金属層２１４の上側に、通常の
ホトリソグラフィ技術を用いて、キーマスクとしてゲー
トエッチングマスク２０６を形成する（図３の（Ａ４）
および（Ｂ４））。この場合、先ず、金属層２１４の上
側に、ホトリソグラフィ技術を用いて、ゲート長および
ゲート幅に相当する開口部２１６を有するネガレジスト
パターン２１８を設ける。続いて、このレジストパター
ン２１８の上側および開口部２１６内の金属層部分の上
側に、キーマスク材料例えばニッケル（Ｎｉ）を真空蒸
着法により５０００Å程度の層厚に堆積させる。この堆
積は、基板面に垂直な方向からの異方性蒸着で行ない、
キーマスク２０６と、これとは段切れしている、レジス
トパターン２１８上のＮｉ層からなる蒸着層部分２２０
とを形成する（図２の（Ａ３）および（Ｂ３））。

【００４３】次に、有機溶剤を用いたリフトオフ法によ
り、レジストパターン２１８を除去してその上側のＮｉ
層部分２２０を除去する。その結果、キーマスク２０６
が金属層２１４の上に形成された構造体を得る（図３の
（Ａ４）および（Ｂ４））。この実施例では、キーマス
ク（ゲートエッチングマスク）２０６は、後述するゲー
ト電極のパターニング形成の際の、耐エッチングマスク
として供する。また、この実施例では、基板面を上方か
ら平面的に眺めたとき、キーマスク２０６を、例えば、
予備領域２０２の、ゲート長方向におけるほぼ中央に形
成し、しかも、キーマスク２０６のゲート幅方向の長さ
を予備領域２０２の幅、すなわちチャネル幅よりもその
両端縁から外側に０．５μｍ〜１．５μｍ程度張り出し
た長さとして形成するのが良い。なお、この張り出し部
分はキーマスク２０６のゲート幅方向の長さ、ホトリソ
グラフィ技術のマスク合わせ精度、ゲート電極下のチャ
ネル端（素子形成領域と半絶縁性領域との境界）におけ
るキャリアの、半絶縁性領域２１２への漏れによって決
まる。

【００４４】次に、このキーマスク２０６を用いて、金
属層２１４のパターニングを行なって、ゲート電極２０
４を形成し、図３の（Ａ５）および（Ｂ５）に示すよう
な構造体を得る。この場合、エッチングガスとして六フ
ッ化イオウ（ＳＦ₆）ガスを用いた反応性イオンエッチ
ング（ＲＩＥ）で、金属層２１４を基板面に垂直な方向
から異方性エッチングしてパターニングする。その結
果、キーマスク２０６と同一形状のゲート電極２０４を
形成すると同時に、両者の積層構造２０８が得られる。

【００４５】次に、この実施例では、基板２００にソー
ス・ドレイン領域を形成する。そのため、先ず、この積
層構造２０８に、通常のＣＶＤ技術とＲＩＥ技術とを用
いて、サイドウオール２２２を形成する（図３の（Ａ
６）および（Ｂ６））。このサイドウオール２２２を、
例えば、絶縁膜として二酸化シリコン（ＳｉＯ₂）膜を
３０００Ａ°程度の膜厚で堆積させた後、適当なエッチ
ングガスを用いた垂直エッチングを行なって形成する。

【００４６】次に、通常のホトリソグラフィ技術を用い
て、予備領域２０２の外側の基板面領域上にポジレジス
トパターン２２４を形成する。そして、このレジストパ
ターン間に露出している基板面の領域部分に対して、不
純物イオンを注入する。ここでは、この不純物イオンと
して、Ｓｉイオンを用い、これを加速電圧１００ＫｅＶ
程度とし、かつ、ドーズ量を１．５×１０¹³／ｃｍ²程
度として注入する。これにより、ソース・ドレイン領域
となるｎ⁺領域２２６を形成するとともに、予備領域２
０２の一部分の領域がチャネル領域２２８となる（図４
の（Ａ７）および（Ｂ７））。この処理によって、半絶
縁性領域はｎ⁺領域２２６の形成により、図に２３０で
示す領域となる。そして、このチャネル領域２２８およ
びｎ⁺領域２２６は、この上側に電極が形成されるの
で、素子形成領域をそれぞれ構成している。

【００４７】次に、このレジストパターン２２４を適当
な溶媒を用いて除去した後、サイドウオール２２２を例
えば５体積％希フッ酸によって溶解除去して図４の（Ａ
８）および（Ｂ）に示すような構造体を得る。

【００４８】次に、少なくとも、基板２００の、積層構
造２０８外の領域の上側にエッチングマスクとして供す
ることのあるパッシベーション膜２３２（膜部分を２３
２ａおよび２３２ｂで示す。）を設ける（図４の（Ａ
９）および（Ｂ９））。このため、この実施例では、Ｅ
ＣＲ（エレクトロンサイクロトロン共鳴）型プラズマ発
生室を具えたＣＶＤ装置を用いてパッシベーション膜２
３２を成膜する。この場合、成膜室の真空度を５×１０
^-4Ｔｏｒｒとし、シラン（ＳｉＨ₄）ガスを１００ＳＣ
ＣＭ（標準状態でのｃｃ／ｍｉｎ）程度のガス流量と
し、アンモニア（ＮＨ₃）ガスを流量５０ＳＣＣＭ程度
とし、さらに、磁場電流を１９アンペア（Ａ）とし、マ
イクロ波周波数を２．４５ＧＨｚとし、マイクロ波電力
を３００ワット（Ｗ）とし、また、成膜温度を約３００
℃とする条件で、シリコン窒化膜の成膜を行なった。こ
のシリコン窒化膜からなるパッシベーション膜２３２の
膜厚を２０００Ａ°とする。このプラズマ室で発生した
反応生成物は、半導体基板２００の表面に対して垂直に
直線性良く、入射する。このため、このシリコン窒化膜
２３２は異方性の堆積となり、露出している基板面上は
もとより、積層構造２０８の上面にも同じ層厚で、堆積
して、図４の（Ａ９）および（Ｂ９）に示すような構造
体を得る。基板面上のパッシベーション膜部分を２３２
ａで示し、また、積層構造２０８の上面のパッシベーシ
ョン膜部分を２３２ｂで示す。さらに、この異方性堆積
であっても、通常は、積層構造２０８の側壁面上にも僅
かながら付着する。この場合には、例えば、１００Ａ°
程度の厚みで付着するが、その図示は省略する。

【００４９】なお、上述した、パッシベーション膜の成
膜条件は、使用した装置によって決まるので、装置が異
なれば上述した諸条件も異なる。

【００５０】次に、積層構造２０８の側壁面上にパッシ
ベーション膜が付着していない場合には不要な工程であ
るので省略出来るが、付着している場合には、このパッ
シベーション膜をＲＩＥで除去する。この除去は、例え
ば、真空度２０Ｐａのエッチング室で、六フッ化イオウ
（ＳＦ₆）ガスを用い、そのガス流量を１００ＳＣＣＭ
とし、高周波周波数（ＲＦ）を１３．５６ＭＨｚとし、
高周波電力を１００Ｗとした条件で、等方性エッチング
で行なえば良い。或いはまた、ＲＩＥの代わりに、希フ
ッ酸等を用いても容易に除去することが出来る。

【００５１】次に、キーマスク２０６をその材料の可溶
性溶液を用いて溶解除去して電極２０４の表面を露出さ
せて図５の（Ａ１０）および（Ｂ１０）に示すような構
造体を得る。この除去のため、この基板２００を例えば
７０℃程度に加熱した塩酸に５分間浸す。この処理によ
って、パッシベーション膜部分２３２ｂは、リフトオフ
により除去される。このようにして、電極２０４の上側
に膜部分２３２ａの壁によって開口部２３４が形成さ
れ、この開口部２３４を作っている壁が、配線パターン
を画成する働きを有する。

【００５２】次に、アルシン（ＡｓＨ₃）ガスを含むア
ルゴン（Ａｒ）ガス中で、８００℃程度の温度で２０分
間アニールを行なって、チャネル領域２２８およびｎ⁺
領域２２６のシリコン（Ｓｉ）ドナーイオンを活性化さ
せてｎ型能動領域にする。

【００５３】次に、電極２０４の露出面と接触する配線
を形成する（図５の（Ａ１１）および（Ｂ１１））。こ
のため、通常の技術に従って、開口部２３４を覆わない
でしかも配線パターンに相当する開口部を有しているネ
ガレジストパターン（図示を省略してある。）を形成す
る。そして、このレジストパターンの上方から、配線材
料例えばチタン（Ｔｉ）、白金（Ｐｔ）および金（Ａ
ｕ）を順次に蒸着して、Ｔｉ／Ｐｔ／Ａｕを１０００Ａ
°／１０００Ａ°／１０００Ａ°の膜厚で積層する。そ
の後、このレジストパターンを適当な有機溶剤を用いて
除去することにより、このレジストパターンの上側に蒸
着された配線金属層をリフトオフにより除去する。その
結果、電極２０４の上面に配線２３６が残存形成され
る。

【００５４】このような一連の工程を経て、従来のよう
なコンタクトパッドを用いない、しかも、従来は用いて
いたコンタクトホールを用いずに、電極と配線とが基板
表面の、素子形成領域の範囲内で互いに接合した構造を
得ることが出来る。＜具体的実施例２＞次に、図６〜図８を参照して、こ
の発明の他の具体的実施例につき説明する。なお、図６
〜図８の各図は、（Ａ）列に要部断面図を示し、（Ｂ）
列に要部平面図を示してあり、（Ａ）列は対応する
（Ｂ）列のＡ−Ａ線に沿って採って示した断面図であ
る。

【００５５】この実施例では、ＧａＡｓＦＥＴのソース
電極およびドレイン電極である２つのオーム性電極を同
時に形成する場合につき説明するが、図２〜図５までの
説明と共通する部分については、特に言及する場合を除
き、その説明を省略する。また、図２〜図５に示した構
成成分と同様な構成成分については、同一の符号を付し
て説明するものもある。

【００５６】この実施例では、予め、基板２００に、ソ
ース・ドレイン領域としてｎ⁺領域２２６と、チャネル
領域２２８とを従来普通の方法で形成する（図６の（Ａ
１）および（Ｂ１））。これら各領域２２６および２２
８は素子形成領域であるが、この実施例では、ソース・
ドレイン領域２２６にのみソース電極およびドレイン電
極としてのオーミック電極を形成する例につき以下説明
する。

【００５７】次に、基板側の電極２４０およびこの電極
の上側のキーマスク２４２からなる積層構造２４４を形
成し、図７の（Ａ４）および（Ｂ４）に示すような構造
体を得る。このため、先ず、ホトリソグラフィ技術を用
いていネガレジストパターン２４６を下地である基板２
００の表面上に形成する（図６の（Ａ２）および（Ｂ
２））。このレジストパターン２４６は、２つの素子形
成領域２２６のそれぞれの少なくとも一部分を露出する
開口部２４８を有している。

【００５８】次に、このレジストパターンを含む基板２
００の全面上にオーム性電極材料を真空蒸着する。この
蒸着材料として、例えば、ＡｕＧｅ合金（但し、Ｇｅは
５〜１０重量％含有されている。）を用い、この合金層
の膜厚を１０００Ａ°として形成する。この蒸着によ
り、開口部２４８の中の素子形成領域２２６上には、電
極２４０となるべき蒸着層部分２５０ａが、また、レジ
ストパターン２４６の上側には、除去されるべき蒸着層
部分２５０ｂが、互いに段切れして形成される。次に、
この蒸着層部分２５０ａ，２５０ｂの上側に、キーマス
ク材料例えばニッケル（Ｎｉ）を５０００Ａ°程度の膜
厚で真空蒸着する。この場合にも、それぞれの蒸着層部
分２５０ａ，２５０ｂ上にマスク部分２５２ａ，２５２
ｂが段切れして形成される。このような蒸着により得ら
れた構造体を図６の（Ａ３）および（Ｂ３）に示す。

【００５９】次に、適当な有機溶剤を用いてレジストパ
ターン２４６を除去することにより、不要な蒸着層部分
２５０ｂおよびマスク部分２５２ｂをリフトオフする。
その結果、残存した蒸着部分２５０ａが電極２４０とな
り、また、残存したマスク部分２５２ａがキーマスク２
４２となり、これらは積層構造２４４を構成している
（図７の（Ａ４）および（Ｂ４））。

【００６０】次に、図４の（Ａ９）および（Ｂ９）から
図５の（Ａ１１）および（Ｂ１１）までにおいて説明し
たと同様な処理を順次行なう。そのため、先ず、少なく
とも基板２００の、積層構造２４４外の領域にパッシベ
ーション膜２５４（膜部分を２５４ａ，２５４ｂでそれ
ぞれ示す。）を形成する。例えば、ＥＣＲ型ＣＶＤ装置
を用いて、厚さ約２０００Ａ°のシリコン窒化膜を堆積
させて、このパッシベーション膜２５４を得る。所要に
応じて、積層構造２４４の側壁に付着したシリコン窒化
膜をＳＦ₆を用いたＲＩＥで除去する。その結果、図７
の（Ａ５）および（Ｂ５）に示すような構造体を得る。

【００６１】次に、キーマスク２４２を除去して、電極
２４０の表面を露出させて、図８の（Ａ６）および（Ｂ
６）に示すような構造体を得る。このため、約７０℃の
塩酸に５分間浸してキーマスク２４２を溶解除去する。
次に、この構造体を不活性ガス、例えば、窒素（Ｎ₂）
ガス中で、４００℃程度の温度で、５分間加熱を行な
う。この加熱処理により、電極２４０のＡｕＧｅ合金と
ｎ⁺領域２２６とを合金化する。

【００６２】次に、通常の方法に従って、ネガレジスト
パターンを用いて配線パターンを形成し、然る後、その
上側全面に真空蒸着法により、配線２５６として下側か
らＴｉ／Ｐｔ／Ａｕをそれぞれ１０００Ａ°／１０００
Ａ°／１０００Ａ°の膜厚で、堆積させ、その後、有機
溶剤を用いたリフトオフ法により、不要な配線金属部分
を除去して図８の（Ａ７）および（Ｂ７）に示すような
構造体を得る。

【００６３】このように、この発明の電極と配線との接
触構造では、従来技術で用いられていたＦＥＴの、ソー
ス・ドレイン電極となるオーム性電極自体の一部分が半
絶縁性領域に張り出したコンタクトパッドを必要としな
いとともに、コンタクトホールも必要としない。そし
て、電極と配線とを、実質的に基板面の素子形成領域の
範囲内で、接触させて形成させることが出来る。＜具体的実施例３＞この実施例では、既に図２〜図５
を参照して説明したゲート電極の形成工程の変形例であ
る。従って、ここでは、相違する工程につき説明する。

【００６４】図９の（Ａ１）および（Ｂ１）〜（Ａ３）
および（Ｂ３）は、電極と配線との組み合わせ構造の形
成工程の中間工程を説明するための図であり、（Ａ）列
は（Ｂ）列のＡ−Ａ線断面図であり、（Ｂ）列は要部平
面図である。

【００６５】実施例１では、パッシベーション膜の形成
を基板面に対して垂直な方向からの真空蒸着法により形
成している。そして、その場合には、蒸着膜が段差のあ
る上下では互いに段切れして形成される点に着目し、蒸
着後リフトオフ工程で、不要な蒸着部分の除去を行なっ
てパッシベーション膜を形成している。これに対して、
この実施例では、エッチングバック技術を用いてこのパ
ッシベーション膜を形成する。この点につき以下説明す
る。

【００６６】この実施例においても、図２（Ａ１）およ
び（Ｂ１）から図４の（Ａ８）および（Ｂ８）までは同
じ工程を経て、電極２０４およびキーマスク２０６の積
層構造２０８と、チャネル領域２２８と、ソース・ドレ
イン領域（ｎ⁺領域）２２６を形成する。

【００６７】次に、この実施例では、図４の（Ａ８）お
よび（Ｂ８）に示す構造体の積層構造２０８が形成され
ている側の全面にパッシベーション膜材料で予備膜２６
０を被着する（図９の（Ａ１）および（Ｂ１））。この
予備膜２６０を例えばシリコン窒化膜とし、これを等方
的な堆積方法例えば通常のＣＶＤ技術を用いて約２００
０Ａ°程度の膜厚に形成する。

【００６８】次に、この予備膜２６０上に、従来普通の
技術を用いて、ポジレジスト層２６２を適当な膜厚で塗
布形成し、その表面を平坦面にする。なお、このポジレ
ジスト２６２の材料は、予備膜２６０とエッチングレー
トが実質的に同じ材料を用いる。

【００６９】次に、ＳＦ₆ ガスにＯ₂ ガスを１０重量％
添加したガスを用いて、レジスト層２６２の上側からＲ
ＩＥを行なって、レジスト層２６２と予備膜２６０の一
部分をエッチングする。このエッチングによって、積層
構造２０８の周囲に平坦でかつ適当な膜厚の予備膜部分
が残存させるようにする。この実施例では、シリコン窒
化膜の予備膜の残存部分２６４の膜厚を約１５００Åと
する。この残存部分２６４がパッシベーション膜であ
る。この状態を図９の（Ａ３）および（Ｂ３）に示す。

【００７０】この後の工程は、図５の（Ａ１０）および
（Ｂ１０）以降の工程に続き、実施例１で既に説明した
ように最終的にチャネル領域２２８上でゲート電極２０
４と配線とが接触した構造を得る。

【００７１】この実施例の場合にも、コンタクトパッド
やコンタクトホールを用いずに、実質的に基板の表面で
のチャネル領域の範囲内で、電極と配線とを接続出来
る。＜具体的実施例４＞この実施例では、既に図６〜図８
を参照して説明したオーム性電極の形成工程の変形例で
ある。従って、ここでは、相違する工程につき説明す
る。

【００７２】図１０の（Ａ１）および（Ｂ１）〜（Ａ
３）および（Ｂ３）は、オーム性電極の形成工程の中間
工程を説明するための図であり、（Ａ）列は（Ｂ）列の
Ａ−Ａ線断面図であり、（Ｂ）列は要部平面図である。

【００７３】この実施例では、実施例３の工程と同様な
エッチングバック工程でオーム性電極を形成する例であ
る。図７の（Ａ４）および（Ｂ４）で示す構造体を得た
後、この構造体の上側全面にパッシベーション膜の予備
膜２７０として、シリコン窒化膜を、等方的な堆積方法
例えばＣＶＤ技術を用いて、被着する。この予備膜２７
０の膜厚を２０００Ａ°程度とする（図１０の（Ａ１）
および（Ｂ１））。

【００７４】次に、この予備膜２７０の上側全面にポジ
レジスト層２７２を適当な方法で塗布形成し、その表面
を平坦面にする（図１０の（Ａ２）および（Ｂ２））。
なお、この場合も、ポジレジスト２７２の材料は、予備
膜２７０とエッチングレートが実質的に同じ材料を用い
る。

【００７５】次に、ＳＦ₆ ガスにＯ₂ ガスを１０重量％
添加したガスを用いて、レジスト層２７２の上側からＲ
ＩＥを行なって、レジスト層２７２と予備膜２７０の一
部分をエッチングする。このエッチングによって、積層
構造２４４の周囲に平坦でかつ適当な膜厚の予備膜部分
が残存させるようにする。この実施例では、シリコン窒
化膜の予備膜の残存部分２７４の膜厚を約１５００Åと
する。この残存部分２７４がパッシベーション膜であ
る。この状態を図１０の（Ａ３）および（Ｂ３）に示
す。

【００７６】この後の工程は、図８の（Ａ６）および
（Ｂ６）以降の工程に続き、実施例２で既に説明したよ
うに最終的にｎ⁺領域２２６上でオーム性電極２４０と
配線２５６とが接触した構造を得る。

【００７７】この実施例の場合にも、コンタクトパッド
やコンタクトホールを用いずに、実質的に基板の表面で
のｎ⁺領域の範囲内で、電極と配線とを接続出来る。＜具体的実施例５＞この実施例では、既に図２〜図５
を参照して説明したゲート電極の形成工程の変形例であ
る。従って、ここでは、相違する工程につき説明する。

【００７８】図１１の（Ａ１）および（Ｂ１）〜図１２
の（Ａ５）および（Ｂ５）は、電極と配線との組み合わ
せ構造の形成工程の中間工程を説明するための図であ
り、（Ａ）列は（Ｂ）列のＡ−Ａ線断面図であり、
（Ｂ）列は要部平面図である。

【００７９】また、実施例３では、パッシベーション膜
の予備膜を形成したが、この実施例ではパッシベーショ
ン膜の予備膜のエッチングの仕方が実施例３とは異な
る。この点につき以下説明する。

【００８０】この実施例においても、図２の（Ａ１）お
よび（Ｂ１）から図４の（Ａ８）および（Ｂ８）までは
同じ工程を経て、電極２０４およびキーマスク２０６の
積層構造２０８と、チャネル領域２２８と、ソース・ド
レイン領域（ｎ⁺ 領域）２２６を形成する。そして、図
９の（Ａ１）および（Ｂ１）に示したと同様に、予備膜
２６０を形成する。然る後、この予備膜２６０上に、こ
の予備膜２６０をエッチングする際の耐エッチング膜２
８０を設ける（図１１の（Ａ１）および（Ｂ１））。こ
の実施例では、この耐エッチング膜２８０として、ニッ
ケル（Ｎｉ）を用いるのが良い。このＮｉ膜２８０を、
異方性堆積法、すなわちここでは基板面に垂直な方向か
らの真空蒸着法を用いて、膜厚を２０００Å程度として
形成する。このため、積層構造２０８に起因する突出部
のパッシベーション膜部分の上側の部分２８０ｂと、突
出部の周囲のパッシベーション膜部分の上側の部分２８
０ａとが段切れして形成される。このため、この耐エッ
チング膜２８０ａと２８０ｂとの間にパッシベーション
膜の予備膜２６０の一部分が露出する。

【００８１】次に、この耐エッチング膜２８０側の全面
を被覆するように適当なレジスト層２８２を設けてその
表面を平坦面となるようにする。その状態を図１１の
（Ａ２）および（Ｂ２）に示す。このレジスト層２８２
のレジストを、パッシベーション膜の予備膜２６０のエ
ッチングレートと実質的に同じにする。

【００８２】次に、耐エッチング膜をエッチングストッ
パとして用いてエッチングバックを行なう。その結果、
積層構造２０８の頭部周辺付近のパッシベーション膜の
予備膜２６０の部分がエッチングされて、この頭部の側
壁が露出する。よって、図１１の（Ａ３）および（Ｂ
３）に示すような構造体を得る。この処理により、パッ
シベーション膜の予備膜は積層構造２０８の上側に残存
する部分２６０ｂと、積層構造２０８の周辺に残存する
部分２６０ａとに分離される。なお、このエッチングバ
ック技術を用いずに、図１１の（Ａ１）および（Ｂ１）
の構造体を、直接、エッチャント例えば５体積％のフッ
酸でパッシベーション膜の予備膜２６０をエッチングし
てもよい。また、この５体積％のフッ酸を用いるウエッ
トエッチングの代わりに、フッ素を含むＳＦ₆ 、ＣＦ₄
またはＣ₂ Ｆ₆ 等の適当なガスを用いたプラズマエッチ
ングを行なってもよい。

【００８３】この後の工程は、図５の（Ａ１１）および
（Ｂ１１）〜（Ａ１２）および（Ｂ１２）を参照して説
明したと同様な処理を行なえば良い。図１２の（Ａ４）
および（Ｂ４）は図５の（Ａ１０）および（Ｂ１０）に
対応しており、また、図１２の（Ａ５）および（Ｂ５）
は図５の（Ａ１１）および（Ｂ１１）に対応している。
この実施例の工程によれば、キーマスク２０６をエッチ
ング除去することにより、残存部分２６０ｂをリフトオ
フで除去出来る。そして、残存部分２６０ａがパッシベ
ーション膜となる。

【００８４】キーマスク２０６を除去すると、丁度噴火
口のようにキーマスクがあった中央部が凹んで周囲が垂
直壁状に切り立ち、外側に向けて徐々に平坦化した状態
のパッシベーション膜が得られている。そして、この窪
んだところの露出面は電極２０４の上面である。この窪
みに配線２８４を形成してある。この実施例の場合に
も、コンタクトパッドやコンタクトホールを用いずに、
実質的に基板の表面でのｎ⁺領域の範囲内で、電極と配
線とを接続出来る。＜具体的実施例６＞この実施例は、実施例５のゲート
電極の代わりにオーム性電極に、実施例５と同様な処理
工程を適用した例である。従って、具体的な処理工程
は、対象がｎ⁺領域上にオーム性電極を形成して、これ
と配線とを接続すること以外は、変わらないので、その
詳細な説明は重複するので省略する。

【００８５】図１３の（Ａ１）および（Ｂ１）、（Ａ
２）および（Ｂ２）、（Ａ３）および（Ｂ３）は、図１
１（Ａ１）および（Ｂ１）、（Ａ３）および（Ｂ３）、
図１２の（Ａ５）および（Ｂ５）に対応する。また、こ
の実施例は図１０の実施例の変形例であるので、図１０
に示した構成成分と同一の構成成分に対しては、同一の
符号を付して示してある。なお、耐エッチング膜を２９
０で示し、この膜の積層構造２４４の上側部分を２９０
ｂで示し、その周辺部分を２９０ａで示す。また、エッ
チング処理により予備膜２７０が二分割された部分を積
層構造２４４の上側の残存部分を２７０ｂで示し、下側
のパッシベーション膜となる残存部分を２７０ａで示
す。そして、最終段階で形成される配線を、ここでは２
９２ａおよび２９２ｂでそれぞれ示す。

【００８６】この実施例の場合にも、コンタクトパッド
やコンタクトホールを用いずに、実質的に基板の表面で
のｎ⁺領域の範囲内で、電極と配線とを接続出来る。

【００８７】上述した具体的実施例１〜６についての特
色を要約すると、次のとおりである。

【００８８】これらの実施例のいずれかの方法によれ
ば、半導体基板の素子形成領域またはその予定領域上に
電極となる耐熱性金属を堆積した後、ホトリソグラフィ
技術と蒸着技術を用いて、電極の形状を有しかつ後工程
で薬品によって容易に溶解除去出来る金属を堆積し、こ
の金属をキーマスクとして上述の耐熱金属をエッチング
した後、方向性を有するＣＶＤ技術を用いて絶縁膜を堆
積し、然る後、等方性のエッチング技術でこの絶縁膜の
一部分をエッチングし、その後、側壁の露出した金属
（キーマスク）を除去し、その後、露出した電極の上面
に配線を直接形成して電極と配線とを直接接続させる。

【００８９】また、これらの実施例のいずれかの方法に
よれば、半導体基板の素子形成領域またはその予定領域
上に電極材料を堆積した後、その上に所望に電極形状を
有しかつ化学的に選択して除去可能なキーマスクを形成
し、その後、キーマスク側の全面に等方的に絶縁膜をＣ
ＶＤ法を用いて堆積し、その後、その全面上に真空蒸着
法を用いてマスク材料を基板面似垂直な方向から堆積
し、その後、酸溶液を用いてマスク材料で覆われなかっ
たキーマスクの段差部の側面の絶縁膜を除去し、その
後、露出したキーマスクの酸溶液を用いて除去して電極
の上面を露出させ、その後、この電極上面に配線を直接
形成して電極と配線とを直接接続させる。

【００９０】このような方法より形成された電極と配線
との組み合わせ構造は、半導体基板の素子形成領域また
はその予定領域上にショットキー特性、ＭＩＳ特性或い
はオーミック特性を有し、かつ、外部回路との接続する
部分の無い状態の電極を具えており、この電極の側面に
接して絶縁膜が存在しており、さらに、電極の上面に直
接接しかつ絶縁膜上に設けた配線を具えている。＜その他の変更例等＞この発明は、上述した実施例にの
み限定されるものではなく多くの変形および変更を行な
い得ること明らかである。例えば、上述した各具体的実
施例ではショットキ−ゲート型ＧａＡｓＦＥＴのゲート
電極と、オーム性電極としてソース電極およびドレイン
電極とを例に挙げて説明したが、これ以外の例えば絶縁
ゲート型ＦＥＴ等の各電極はもとより、ダイオードのア
ノード電極およびまたはカソード電極、バイポーラトラ
ンジスタの各電極、半導体領域で形成した抵抗の引き出
し電極、その他の半導体デバイスと称する素子の電極に
適用出来る。

【００９１】また、素子形成領域を構成している半導体
材料としては、上述したＧａＡｓ以外の、例えばＩｎ
Ｐ，ＩｎＡｓ，ＡｌＧａＡｓ，ＩｎＧａＡｓ等の化合物
半導体、Ｓｉ，Ｇｅのような単元素半導体で合ってもよ
い。

【００９２】また、ゲート電極およびオーム性電極の材
料とキーマスクの材料の組み合わせは、上述した実施例
で挙げた材料にのみ限定されるものではなく、酸やアル
カリ等の水溶液によって選択的にマスク材料のみを溶解
し得る材料であれば、設計に応じて任意に変えることが
出来る。例えば、ゲート電極の材料としては、タングス
テン（Ｗ）またはＷを含む合金、モリブデン（Ｍｏ）ま
たはＭｏを含む合金、ＴｉまたはＴｉを含む合金、ポリ
シリコン、Ａｕ、Ｐｔのいずれかとし、一方マスク材料
としては、ニッケル（Ｎｉ）、Ａｌ、Ｔｉ、Ｃｕ、鉄
（Ｆｅ）のいずれかとししかもゲート電極とは異なる材
料との組み合わせとすることが出来る。

【００９３】また、オーム性電極としては、ＡｕＧｅ合
金、ＡｕＺｎ合金、ＡｕＢｅ合金、Ｗを含む合金、Ｉｎ
を含む合金、Ａｌを含む合金のいずれかとし、一方マス
ク材料としては、Ｎｉ、Ａｌ、Ｔｉ、Ｃｕ、Ｆｅのいず
れかとし、かつ、オーム性電極の材料と異なる材料との
組み合わせとすることが出来る。

【００９４】また、上述した実施例では、各構成成分の
形状、大きさおよび配置関係は、典型例として示した
が、これに何ら限定されるものではなく、設計に応じて
任意に設定することが出来る。

【００９５】また、上述した実施例では、電極が素子形
成領域の外側に多少張り出して形成した例を示してある
が、この張り出し量は従来に比べて著しく少なく、従っ
て、実質的には素子形成領域の境界までとするのが良
い。好ましくは、この境界内に電極を設けるのが良い。
しかし、場合によっては、形成した電極とその上側に電
極接触して設けた配線との組み合わせ構造が図示例のよ
うに素子形成領域から外側へとはみだしていてもよい。

【００９６】また、上述した各実施例での各工程段階で
行なわれる各処理の条件は、上述した実施例で説明した
条件にのみ限定されるものでは無く、この発明の要旨を
逸脱しない範囲内で設計に応じて適当に変更しても良
い。また、素子形成領域の導電型は問わない。

【００９７】

【発明の効果】上述した説明から明らかなように、この
発明の電極と配線との組み合わせ構造の形成方法によれ
ば、コンタクトホールやコンタクトパッドの形成工程を
必要としないとともに、従来普通に用いられている技術
を組み合わせるだけで、従来よりも著しく容易に、素子
形成領域上で電極と配線とが直接接続した組み合わせ構
造を得ることが出来る。

【００９８】

【００９９】

【図面の簡単な説明】

【図１】（Ａ１）〜（Ａ４）および（Ｂ１）〜（Ｂ４）
は、この発明の構造および方法の基本的実施例の説明に
供する形成工程図である。

【図２】（Ａ１）〜（Ａ３）および（Ｂ１）〜（Ｂ３）
は、この発明の具体的実施例の説明に供する、工程の一
部分を示す工程図である。

【図３】（Ａ４）〜（Ａ６）および（Ｂ４）〜（Ｂ６）
は、図２に続く工程の一部分を示す工程図である。

【図４】（Ａ７）〜（Ａ９）および（Ｂ７）（Ｂ９）
は、図３に続く工程の一部分を示す工程図である。

【図５】（Ａ１０）〜（Ａ１１）および（Ｂ１０）〜
（Ｂ１１）は、図４に続く工程の最終部分を示す工程図
である。

【図６】（Ａ１）〜（Ａ３）および（Ｂ１）〜（Ｂ３）
は、この発明の他の具体的実施例の説明に供する、工程
の一部分を示す工程図である。

【図７】（Ａ４）〜（Ａ５）および（Ｂ４）〜（Ｂ５）
は、図６に続く工程の一部分を示す工程図である。

【図８】（Ａ６）〜（Ａ７）および（Ｂ６）〜（Ｂ７）
は、図７に続く工程の一部分を示す工程図である。

【図９】（Ａ１）〜（Ａ３）および（Ｂ１）〜（Ｂ３）
は、この発明のさらに他の具体的実施例の説明に供す
る、図６に続く工程の一部分を示す要部工程図である。

【図１０】（Ａ１）〜（Ａ３）および（Ｂ１）〜（Ｂ
３）は、この発明のさらに他の具体的実施例の説明に供
する、要部工程図である。

【図１１】（Ａ１）〜（Ａ３）および（Ｂ１）〜（Ｂ
３）は、この発明の他の具体的実施例の説明に供する、
工程の一部分を示す要部工程図である。

【図１２】（Ａ４）〜（Ａ５）および（Ｂ４）〜（Ｂ
５）は、図１１に続く工程の一部分を示す要部工程図で
ある。

【図１３】（Ａ１）〜（Ａ３）および（Ｂ１）〜（Ｂ
３）は、この発明のさらに他の具体的実施例の説明に供
する、工程の一部分を示す要部工程図である。

【図１４】（Ａ）および（Ｂ）は、従来の電極および配
線の組み合わせ構造の説明に供する平面図および断面図
である。

【図１５】（Ａ）および（Ｂ）は、従来の電極および配
線の組み合わせ構造の説明に供する平面図および断面図
である。

【符号の説明】２００：下地２０２：予備領域
２０４：電極２０６：キーマスク２０８：積層構造２１０：レジストパターン２１２：半絶縁性領域
２１４：金属層２１６：開口部２１８：ネガレジストパタ
ーン２２０：蒸着層部分２２２：サイドウオール２２４：ポジレジストパターン
２２６：ｎ⁺ 領域２２８：チャネル領域２３０：半絶縁性領域２３２：パッシベーション膜
２３４：開口部２３６：配線２４０：電極、
２４２：キーマスク２４４：積層構造、２４６：ネガレジストパタ
ーン２４８：開口部２５０ａ，２５０ｂ：蒸着層部分２５２ａ，２５２ｂ：マスク部分２５４ａ，２５４ｂ：パッシベーション膜部分２５４：パッシベーション膜、
２５６：配線２６０：予備膜２６２：ポジレジスト層
２６４：残存部分２７０：予備膜２７４：残存部２８０：耐エッチング膜、２８２：レジスト層２９０：耐エッチング膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51 H01L 29/872

Claims

(57)【特許請求の範囲】

【請求項１】（ａ）下地の単一の素子形成領域上に、
下地側の電極および該電極上のキーマスクとからなる積
層構造を形成する工程と、（ｂ）前記積層構造を含む下地の表面側の全面にパッシ
ベーション膜材料を被着して予備膜を形成する工程と、（ｃ）該予備膜上に、前記下地の表面に垂直な方向から
の異方性堆積技術を用いて、耐エッチング膜を形成する
工程と、（ｄ）前記パッシベーション膜の、前記耐エッチング膜
間に露出した部分をエッチング除去することにより前記
キーマスクの側面を少なくとも部分的に露出させる工程
と、（ｅ）前記キーマスクを除去して前記電極の表面を露出
させる工程と、（ｆ）前記露出した電極表面と接触する配線を形成する
工程とを含むことを特徴とする、電極と配線との組み合
わせ構造の形成方法。
【請求項２】請求項１に記載の前記（ｄ）工程と
（ｅ）工程との間に、（ｄ１）前記耐エッチング膜の残
存部分を除去する工程を含むことを特徴とする電極と配
線との組み合わせ構造の形成方法。