JPH0777224B2 - モノリシック集積回路素子の製造方法 - Google Patents
モノリシック集積回路素子の製造方法Info
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- JPH0777224B2 JPH0777224B2 JP63179412A JP17941288A JPH0777224B2 JP H0777224 B2 JPH0777224 B2 JP H0777224B2 JP 63179412 A JP63179412 A JP 63179412A JP 17941288 A JP17941288 A JP 17941288A JP H0777224 B2 JPH0777224 B2 JP H0777224B2
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- Japan
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- integrated circuit
- monolithic integrated
- hole
- etching
- circuit device
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、モノリシック集積回路素子の製造方法に関
し、特に素子接地を裏面バイアホールと側面メタライズ
の両方で同時に行い得ることによって回路素子配置の自
由度を上げ、チップの小型化をはかった集積回路素子の
製造方法に関する。
し、特に素子接地を裏面バイアホールと側面メタライズ
の両方で同時に行い得ることによって回路素子配置の自
由度を上げ、チップの小型化をはかった集積回路素子の
製造方法に関する。
近来、半導体トランジスタについては、超高周波帯での
性能向上と共に、整合回路や保護回路、又電源バイアス
回路をも半導体基板上に一体構成した所謂、モノリシッ
ク集積回路素子が各所で検討されている。とりわけ、ガ
リウム砒素は半絶縁性基板が容易に得られることや高速
性に適していることから、1GHz以上のより超高周波帯域
で増幅器，発振器，位相器、あるいは高速分周器等のモ
ノリシック素子が検討され、既に、一部は商品化されて
いる。一方、Ｘ帯以上のモノリシック集積回路素子にお
いては、ソース電極の接地にボディング線を用いたので
は、回路整合の影響を及ぼす為に基板に貫通孔を設け接
地を行う、所謂、バイアホール接地法やチップ側面に設
けた接地金属を通して、接地を行う、側面メタライズ法
が知られ、モノリシック素子の高周波化・高性能化に必
要化可欠な技術となっている。
性能向上と共に、整合回路や保護回路、又電源バイアス
回路をも半導体基板上に一体構成した所謂、モノリシッ
ク集積回路素子が各所で検討されている。とりわけ、ガ
リウム砒素は半絶縁性基板が容易に得られることや高速
性に適していることから、1GHz以上のより超高周波帯域
で増幅器，発振器，位相器、あるいは高速分周器等のモ
ノリシック素子が検討され、既に、一部は商品化されて
いる。一方、Ｘ帯以上のモノリシック集積回路素子にお
いては、ソース電極の接地にボディング線を用いたので
は、回路整合の影響を及ぼす為に基板に貫通孔を設け接
地を行う、所謂、バイアホール接地法やチップ側面に設
けた接地金属を通して、接地を行う、側面メタライズ法
が知られ、モノリシック素子の高周波化・高性能化に必
要化可欠な技術となっている。
従来、この様なバイアホールを通して、ソース電極を接
地せしめるモノリシック集積回路素子の製造方法として
は、第３図（ａ）〜（ｄ）に示す様に半絶縁性基板41上
に能動素子42および整合回路素子や電源バイアス回路素
子からなる受動素子43を設ける（第３図（ａ））。次
に、この基板41の接着剤44を介して支持板45を貼り付け
固定し、薄化した後、バイアホールエッチングマスク46
用いて、集積回路素子の接地電極に到達する貫通孔、す
なわち、バイアホール47を設ける（第３図（ｂ））。続
いて、メッキ給電層48を用いて接地用金属のメッキ層49
を選択的に設けた後、エッチカットマスク50を用いて、
エッチングにより素子分離の為のエッチカット領域52を
形成する（第３図（ｃ））。最後に接着剤44を溶解する
ことによってモノリシック集積回路素子チップが得られ
た（第３図（ｄ））。
地せしめるモノリシック集積回路素子の製造方法として
は、第３図（ａ）〜（ｄ）に示す様に半絶縁性基板41上
に能動素子42および整合回路素子や電源バイアス回路素
子からなる受動素子43を設ける（第３図（ａ））。次
に、この基板41の接着剤44を介して支持板45を貼り付け
固定し、薄化した後、バイアホールエッチングマスク46
用いて、集積回路素子の接地電極に到達する貫通孔、す
なわち、バイアホール47を設ける（第３図（ｂ））。続
いて、メッキ給電層48を用いて接地用金属のメッキ層49
を選択的に設けた後、エッチカットマスク50を用いて、
エッチングにより素子分離の為のエッチカット領域52を
形成する（第３図（ｃ））。最後に接着剤44を溶解する
ことによってモノリシック集積回路素子チップが得られ
た（第３図（ｄ））。
又、従来の別の側面メタライズを通してソース電極を接
地せしめるモノリシック集積回路素子の製造方法とし
は、第４図（ａ）〜（ｃ）に示す様に、半絶縁基板61上
に能動素子62,受動素子63を設ける（第４図（ａ））。
続いて、裏面研磨により薄化した後、裏面電極64を設
け、表面側にメッキカバー65を受けた後に、スクライブ
をし素子分離する（第４図（ｂ））。次に、電解メッキ
によって、チップ毎に接地用側面金属66を設け、メッキ
カバー65を除去することによってモノリシック集積回路
素子チップが得られていた（第４図（ｃ））。
地せしめるモノリシック集積回路素子の製造方法とし
は、第４図（ａ）〜（ｃ）に示す様に、半絶縁基板61上
に能動素子62,受動素子63を設ける（第４図（ａ））。
続いて、裏面研磨により薄化した後、裏面電極64を設
け、表面側にメッキカバー65を受けた後に、スクライブ
をし素子分離する（第４図（ｂ））。次に、電解メッキ
によって、チップ毎に接地用側面金属66を設け、メッキ
カバー65を除去することによってモノリシック集積回路
素子チップが得られていた（第４図（ｃ））。
上述した従来のモノリシック集積回路素子の製造方法
は、例えばマイクロ波電力用モノリシック増幅器の様に
多段構成の場合には、接地を取るために回路素子の配置
が制限が加えられ、従って、モノリシック集積化の大き
な利点であるべきチップの小型化が充分になされず、大
量生産、低価格化がはかれないという問題があった。
は、例えばマイクロ波電力用モノリシック増幅器の様に
多段構成の場合には、接地を取るために回路素子の配置
が制限が加えられ、従って、モノリシック集積化の大き
な利点であるべきチップの小型化が充分になされず、大
量生産、低価格化がはかれないという問題があった。
具体的には、バイアホール接地方式では距離の関係か
ら、チップの周辺付近の接地電極が配置される必要があ
る。又、第３図（ｄ）に示す断面形状からもわかる様に
従来のバイアホールによる製造方法の場合にはマウント
−ボンディング時のハンドリングの際の接触部が少な
く、チップ欠けが生じて不良となること、更に、マウン
ト時にバイアホール内部にソルダー材が入り込み、表面
側受け電極を押し上げる為に生ずる電極フクレが発生
し、大きな問題となっていた。
ら、チップの周辺付近の接地電極が配置される必要があ
る。又、第３図（ｄ）に示す断面形状からもわかる様に
従来のバイアホールによる製造方法の場合にはマウント
−ボンディング時のハンドリングの際の接触部が少な
く、チップ欠けが生じて不良となること、更に、マウン
ト時にバイアホール内部にソルダー材が入り込み、表面
側受け電極を押し上げる為に生ずる電極フクレが発生
し、大きな問題となっていた。
一方、側面メタライズによる場合には、チップ１個ずつ
のメッキによってなされていたために、工数の点で問題
であり、更に半絶縁性基板面に直接メッキしているため
に、高温保管によるメッキ剥がれが生じるという信頼性
の低下が問題となっていた。
のメッキによってなされていたために、工数の点で問題
であり、更に半絶縁性基板面に直接メッキしているため
に、高温保管によるメッキ剥がれが生じるという信頼性
の低下が問題となっていた。
本発明のモノリシック集積回路素子の製造方法は、基板
表面側の貫通孔形成領域および素子分離領域に対し、エ
ッチング溝を設ける工程と、エッチング溝に到達する貫
通孔を設けて表面側接地電極と電気的な導通をはかる工
程を含むという特徴と、貫通孔の内壁のみに素子マウン
トろう材となじまない性質を有するTi,Alあるいはこれ
らの酸化膜を設ける工程を含んでいる。
表面側の貫通孔形成領域および素子分離領域に対し、エ
ッチング溝を設ける工程と、エッチング溝に到達する貫
通孔を設けて表面側接地電極と電気的な導通をはかる工
程を含むという特徴と、貫通孔の内壁のみに素子マウン
トろう材となじまない性質を有するTi,Alあるいはこれ
らの酸化膜を設ける工程を含んでいる。
本発明によれば基板表面側の貫通孔領域および素子分離
領域に対してエッチング溝を設け、バイアホール形成と
素子分離を同時に行ってバイアホールによる接地と側面
メタライズによる接地を同一チップ内で行い得るととも
に、チップ欠けのない断面形状を呈している。
領域に対してエッチング溝を設け、バイアホール形成と
素子分離を同時に行ってバイアホールによる接地と側面
メタライズによる接地を同一チップ内で行い得るととも
に、チップ欠けのない断面形状を呈している。
次に、本発明の典型的な一実施例であるガリウム砒素
（以下、GaAsと称す）モノリシック集積回路素子の場合
について、図面を参照して説明する。
（以下、GaAsと称す）モノリシック集積回路素子の場合
について、図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例の縦断面図で
ある。まず、半絶縁性GaAs基板11にバイアホール領域エ
ッチング溝13および素子分離領域エッチング溝14を第１
のフォトレジストマスク12を用いて、ウエットエッチン
グにより20μｍの深さ選択的にエッチング形成する（第
１図（ａ））。次に、イオン注入により、FETの能動層1
5,コンタクト層16を形成した後、FETゲート電極17,オー
ミック電極等を含む一層配線18、更に、配線メルとなる
二層配線19を形成して表面側のモノリシック素子を形成
する（第１図（ｂ））。この時、素子分離領域14には側
面メタライズの受け電極を残しておくようにする。続い
て、表面工程完了後のウェハーをワックス25を介して石
英板24の固定し、裏面側か450μｍから140μｍ厚さまで
研磨によって薄化した後、フォトレジストマスク21を用
いて、ウエットエッチングによって表面側の接地電極に
到達するようにバイアホール用貫通孔22および素子分離
貫通孔23を選択的に形成する（第１図（ｃ））。次に、
メッキ給電金属26を全面に被着した後、素子分離領域23
以外にAuメッキ層27を選択的に設ける（第１図
（ｄ））。続いてAuメッキ層27をマスクにメッキ給電金
属26をエッチング除去した後、ワックス25を除去し、石
英板24より剥離することによってバイアホールおよび側
面メタライズにより接地したGaAsモノリシック集積回路
素子チップが得られる（第１図（ｅ））。一方、第１図
（ｄ）の工程後バイアホール内壁のみに選択的Ti28を設
けることによって、より信頼性の面で優れたGaAsモノリ
シック集積回路素子チップが得られる。
ある。まず、半絶縁性GaAs基板11にバイアホール領域エ
ッチング溝13および素子分離領域エッチング溝14を第１
のフォトレジストマスク12を用いて、ウエットエッチン
グにより20μｍの深さ選択的にエッチング形成する（第
１図（ａ））。次に、イオン注入により、FETの能動層1
5,コンタクト層16を形成した後、FETゲート電極17,オー
ミック電極等を含む一層配線18、更に、配線メルとなる
二層配線19を形成して表面側のモノリシック素子を形成
する（第１図（ｂ））。この時、素子分離領域14には側
面メタライズの受け電極を残しておくようにする。続い
て、表面工程完了後のウェハーをワックス25を介して石
英板24の固定し、裏面側か450μｍから140μｍ厚さまで
研磨によって薄化した後、フォトレジストマスク21を用
いて、ウエットエッチングによって表面側の接地電極に
到達するようにバイアホール用貫通孔22および素子分離
貫通孔23を選択的に形成する（第１図（ｃ））。次に、
メッキ給電金属26を全面に被着した後、素子分離領域23
以外にAuメッキ層27を選択的に設ける（第１図
（ｄ））。続いてAuメッキ層27をマスクにメッキ給電金
属26をエッチング除去した後、ワックス25を除去し、石
英板24より剥離することによってバイアホールおよび側
面メタライズにより接地したGaAsモノリシック集積回路
素子チップが得られる（第１図（ｅ））。一方、第１図
（ｄ）の工程後バイアホール内壁のみに選択的Ti28を設
けることによって、より信頼性の面で優れたGaAsモノリ
シック集積回路素子チップが得られる。
次に、第２図を用いて本発明の他の実施例を説明する。
まず、半絶縁性GaAs基板11に、バイアホール領域エッチ
ング溝32および素子分離領域エッチング溝33を第１のエ
ッチングマスク31を用いてCCl2F2＋Heガスを用いた反応
性イオンエッチングにより20μｍの深さ、選択的にエッ
チング形成する（第２図（ａ））。次に、FETからなる
能動素子34,インダクタ，キャパシタおよび抵抗等によ
り構成される受動素子35を形成して、表面側のモノリシ
ック素子を形成する（第２図（ｂ））。この時、素子分
離領域33には側面メタライズの受け電極を残しておくよ
うにする。続いて、表面工程完了後のウェハーをワック
ス25を介して、石英板24に固定し、裏面側から450μm14
0μｍ厚さまで研磨によって薄化した後、第２エッチン
グマスク21を用いて、CCl2F2＋Heガスを用いた反応性イ
オンエッチングによって表面側の接地電極に到達するよ
うにバイアホール貫通孔36素子分離貫通孔37を選択的に
形成する（第２図（ｃ））。次に、メッキ給電金属38を
全面に被着した後、素子分離領域33以外にAuメッキ層39
を選択的に設ける（第２図（ｄ））。続いて、Auメッキ
層39をマスクにメッキ給電金属38をエッチング除去した
後、ワックス25を除去し、石英板24より剥離することに
よって、バイアホールおよび側面メタライズにより接地
したGaAsモノリシック集積回路素子チップが得られる
（第２図（ｅ））。一方、第１図（ｄ）の工程後、バイ
アホール内壁のみに選択的にTi40を設けることによっ
て、より信頼性の点で優れたGaAsモノリシック集積回路
素子チップが得られる。
ング溝32および素子分離領域エッチング溝33を第１のエ
ッチングマスク31を用いてCCl2F2＋Heガスを用いた反応
性イオンエッチングにより20μｍの深さ、選択的にエッ
チング形成する（第２図（ａ））。次に、FETからなる
能動素子34,インダクタ，キャパシタおよび抵抗等によ
り構成される受動素子35を形成して、表面側のモノリシ
ック素子を形成する（第２図（ｂ））。この時、素子分
離領域33には側面メタライズの受け電極を残しておくよ
うにする。続いて、表面工程完了後のウェハーをワック
ス25を介して、石英板24に固定し、裏面側から450μm14
0μｍ厚さまで研磨によって薄化した後、第２エッチン
グマスク21を用いて、CCl2F2＋Heガスを用いた反応性イ
オンエッチングによって表面側の接地電極に到達するよ
うにバイアホール貫通孔36素子分離貫通孔37を選択的に
形成する（第２図（ｃ））。次に、メッキ給電金属38を
全面に被着した後、素子分離領域33以外にAuメッキ層39
を選択的に設ける（第２図（ｄ））。続いて、Auメッキ
層39をマスクにメッキ給電金属38をエッチング除去した
後、ワックス25を除去し、石英板24より剥離することに
よって、バイアホールおよび側面メタライズにより接地
したGaAsモノリシック集積回路素子チップが得られる
（第２図（ｅ））。一方、第１図（ｄ）の工程後、バイ
アホール内壁のみに選択的にTi40を設けることによっ
て、より信頼性の点で優れたGaAsモノリシック集積回路
素子チップが得られる。
この実施例ではバイアホールおよび素子分離のためのエ
ッチングを反応性イオンエッチングによっている為、マ
スク下のオーバーエッチングがほとんどなく、従ってバ
イアホール領域の縮小化がはかられ、チップの小型化が
なされる利点がある。
ッチングを反応性イオンエッチングによっている為、マ
スク下のオーバーエッチングがほとんどなく、従ってバ
イアホール領域の縮小化がはかられ、チップの小型化が
なされる利点がある。
以上説明したように本発明は、基板表面側の貫通孔領域
および素子分離領域にエッチング溝を設けて、裏面バイ
アホールと素子分離を同時に行い、バイアホール法と側
面メタライズ法でICの接地をとることによってモノリシ
ック素子配置の自由度を上げることができる効果があ
る。その結果、多段構成のモノリシックICを小型で実現
することができ、又チップ断面形状も、エッチング溝の
形成によってマウントハンドリング時のチップ欠けが生
じにくい形になっており、組立歩留を向上できる効果が
ある。又、バイアホール内壁のみにTi等を設けることに
おいて、マウント時のソルダーの這い上がりを抑制する
ことが出来、信頼性の向上がはかられるという効果があ
る。
および素子分離領域にエッチング溝を設けて、裏面バイ
アホールと素子分離を同時に行い、バイアホール法と側
面メタライズ法でICの接地をとることによってモノリシ
ック素子配置の自由度を上げることができる効果があ
る。その結果、多段構成のモノリシックICを小型で実現
することができ、又チップ断面形状も、エッチング溝の
形成によってマウントハンドリング時のチップ欠けが生
じにくい形になっており、組立歩留を向上できる効果が
ある。又、バイアホール内壁のみにTi等を設けることに
おいて、マウント時のソルダーの這い上がりを抑制する
ことが出来、信頼性の向上がはかられるという効果があ
る。
第１図（ａ）〜（ｆ）は本発明の一実施例によるモノリ
シック集積回路素子の製造方法を示す各工程の縦断面
図、第２図（ａ）〜（ｆ）は本発明の他の実施例による
モノリシック集積回路素子の製造方法を示す各工程の縦
断面図、第３図（ａ）〜（ｄ）は従来のモノリシック集
積回路素子の製造方法を示す各工程の縦断面図、第４図
は従来の別のモノリシック集積回路素子の製造方法を示
す各工程の縦断面図である。 11……半絶縁性GaAs基板、12……フォトレジストマスク
（１）、13,32……バイアホール領域エッチング溝、14,
33……素子分離領域エッチング溝、15……能動層、16…
…コンタクト層、17……ゲート電極、18……一層配線、
19……二層配線、21……フォトレジストマスク（２）、
22,36……バイアホール用貫通孔、23,37……素子分離貫
通孔、24……石英板、25……ワックス、26,38,48……メ
ッキ給電金属、27,39,49……Auメッキ層、20……第２の
エッチングマスク、28,40……Ti、41,61……半絶縁性基
板、42,62……能動素子、43,63……受動素子、44……接
着剤、45……支持板、46……バイアホールエッチングマ
スク、47……バイアホール、50……エッチカットマス
ク、64……裏面電極、65……メッキカバー、66……接地
用側面金属。
シック集積回路素子の製造方法を示す各工程の縦断面
図、第２図（ａ）〜（ｆ）は本発明の他の実施例による
モノリシック集積回路素子の製造方法を示す各工程の縦
断面図、第３図（ａ）〜（ｄ）は従来のモノリシック集
積回路素子の製造方法を示す各工程の縦断面図、第４図
は従来の別のモノリシック集積回路素子の製造方法を示
す各工程の縦断面図である。 11……半絶縁性GaAs基板、12……フォトレジストマスク
（１）、13,32……バイアホール領域エッチング溝、14,
33……素子分離領域エッチング溝、15……能動層、16…
…コンタクト層、17……ゲート電極、18……一層配線、
19……二層配線、21……フォトレジストマスク（２）、
22,36……バイアホール用貫通孔、23,37……素子分離貫
通孔、24……石英板、25……ワックス、26,38,48……メ
ッキ給電金属、27,39,49……Auメッキ層、20……第２の
エッチングマスク、28,40……Ti、41,61……半絶縁性基
板、42,62……能動素子、43,63……受動素子、44……接
着剤、45……支持板、46……バイアホールエッチングマ
スク、47……バイアホール、50……エッチカットマス
ク、64……裏面電極、65……メッキカバー、66……接地
用側面金属。
Claims (1)
- 【請求項１】裏面からの貫通孔を通して素子の接地をと
るモノリシック集積回路素子の製造方法において、裏面
より前記貫通孔を設けて表面側接地電極と裏面を電気的
に導通せしめる工程と、電気的導通をはかった前記貫通
孔の内壁にTiまたはAlまたはこれらの酸化膜を付ける工
程とを有することを特徴とするモノリシック集積回路素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179412A JPH0777224B2 (ja) | 1988-07-18 | 1988-07-18 | モノリシック集積回路素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179412A JPH0777224B2 (ja) | 1988-07-18 | 1988-07-18 | モノリシック集積回路素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228335A JPH0228335A (ja) | 1990-01-30 |
| JPH0777224B2 true JPH0777224B2 (ja) | 1995-08-16 |
Family
ID=16065415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179412A Expired - Lifetime JPH0777224B2 (ja) | 1988-07-18 | 1988-07-18 | モノリシック集積回路素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777224B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2803408B2 (ja) * | 1991-10-03 | 1998-09-24 | 三菱電機株式会社 | 半導体装置 |
| FR2863773B1 (fr) * | 2003-12-12 | 2006-05-19 | Atmel Grenoble Sa | Procede de fabrication de puces electroniques en silicium aminci |
| JP4703127B2 (ja) * | 2004-03-31 | 2011-06-15 | ルネサスエレクトロニクス株式会社 | 半導体ウェーハ、半導体チップおよびその製造方法 |
| JP4862991B2 (ja) * | 2006-03-31 | 2012-01-25 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
| JP5621334B2 (ja) * | 2010-06-10 | 2014-11-12 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60161651A (ja) * | 1984-02-02 | 1985-08-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62122279A (ja) * | 1985-11-22 | 1987-06-03 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS62128179A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | 半導体装置 |
-
1988
- 1988-07-18 JP JP63179412A patent/JPH0777224B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0228335A (ja) | 1990-01-30 |
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