JPH02275644A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02275644A JPH02275644A JP9797289A JP9797289A JPH02275644A JP H02275644 A JPH02275644 A JP H02275644A JP 9797289 A JP9797289 A JP 9797289A JP 9797289 A JP9797289 A JP 9797289A JP H02275644 A JPH02275644 A JP H02275644A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造方法に関する。
近来、半導体トランジスタについては、超高周波帯での
性能向上と共に、整合回路や保護回路”及び電源バイア
ス回路を半導体基板上に一体構成した超高周波用の所謂
モノリシック半導体集積回路素子が広く検討されている
。とりわけ、砒化ガリウム（以下ＧａＡｓと記す）は半
絶縁性基板が容易に得られる事や、高速性に適している
事から、ＩＧＨｚ以上の、超高周波帯域で使用する増幅
器、発振器、位相器、あるいは高速分周器等の、モノリ
シック素子が検討され、既に、一部は商品化されている
。また、Ｘ帯以上のモノリシック半導体集積回路におい
ては、ソース電極の接地にボンディング線を用いたので
は、回路整合に悪影響を及ぼす為に、基板に貫通孔を設
けて接地を行なう、所謂バイアホール接地法や、半導体
チップの側面に設けた接地導体層を通して、接地を行な
う、側面メタライズ法が知られ、モノリシック素子の高
周波化、高性能化にとって、必要不可欠な技術となって
いる。
性能向上と共に、整合回路や保護回路”及び電源バイア
ス回路を半導体基板上に一体構成した超高周波用の所謂
モノリシック半導体集積回路素子が広く検討されている
。とりわけ、砒化ガリウム（以下ＧａＡｓと記す）は半
絶縁性基板が容易に得られる事や、高速性に適している
事から、ＩＧＨｚ以上の、超高周波帯域で使用する増幅
器、発振器、位相器、あるいは高速分周器等の、モノリ
シック素子が検討され、既に、一部は商品化されている
。また、Ｘ帯以上のモノリシック半導体集積回路におい
ては、ソース電極の接地にボンディング線を用いたので
は、回路整合に悪影響を及ぼす為に、基板に貫通孔を設
けて接地を行なう、所謂バイアホール接地法や、半導体
チップの側面に設けた接地導体層を通して、接地を行な
う、側面メタライズ法が知られ、モノリシック素子の高
周波化、高性能化にとって、必要不可欠な技術となって
いる。
従来、この様なバイアホールを通して、ソース電極を接
地せしめるモノリシック半導体集積回路の第１の例とし
ては、第２図に示す様に、半絶縁性ＧａＡｓ基板１の上
に設けた能動素子２１および整合回路素子や電源バイア
ス回路素子からなる受動素子２２に対して、バイアホー
ル１２を通して、金属層２３により接地していた。又、
側面メタライズ層により、ソース電極を接地せしめるモ
ノリシック半導体集積回路の第２の例としては、第３図
に示す様に、半絶縁性ＧａＡｓ基板１に設けた能動素子
２１、受動素子２２に対して半導体チップ側面に設けた
金属層２４を介して裏面の金属層２３とソース電極とを
接地していた。
地せしめるモノリシック半導体集積回路の第１の例とし
ては、第２図に示す様に、半絶縁性ＧａＡｓ基板１の上
に設けた能動素子２１および整合回路素子や電源バイア
ス回路素子からなる受動素子２２に対して、バイアホー
ル１２を通して、金属層２３により接地していた。又、
側面メタライズ層により、ソース電極を接地せしめるモ
ノリシック半導体集積回路の第２の例としては、第３図
に示す様に、半絶縁性ＧａＡｓ基板１に設けた能動素子
２１、受動素子２２に対して半導体チップ側面に設けた
金属層２４を介して裏面の金属層２３とソース電極とを
接地していた。
上述した従来の半導体集積回路は、例えばマイクロ波電
力用モノリシック増幅器の様な多段構成の場合には、接
地を収る為に回路素子の配置に制限が加えられ、従って
、モノリシック集積化の大きな利点であるべき半導体チ
ップの小型化が充分になされず、大量生産、低価格化が
実現できないという問題点があった。
力用モノリシック増幅器の様な多段構成の場合には、接
地を収る為に回路素子の配置に制限が加えられ、従って
、モノリシック集積化の大きな利点であるべき半導体チ
ップの小型化が充分になされず、大量生産、低価格化が
実現できないという問題点があった。
具体的には、バイアホール接地方式では、半導体チップ
の物理的強度の点からも、半導体チップの中央付近に接
地電極が配置される必要がある。
の物理的強度の点からも、半導体チップの中央付近に接
地電極が配置される必要がある。
又、第２図に示す断面形状からもわかる様に、従来の素
子構造の場合には、マウント・ボンディング時のハンド
リングの際の接触部が少なく、半導体チップの欠けが生
じて不良となる事、更に、マウント時にバイアホール内
部にソルダー材が入り込み、裏面の導電層上の表面保護
膜に、熱膨張係数の相違によるクラックを生じさせるな
ど大きな問題となっていた。また、側面メタライズ層の
場合には、半導体チップの周辺近傍に、接地電極を配置
する必要がある。又、半導体チップ１個ずつのめっきに
よってなされていたために、工数の点で問題であり、更
に、半絶縁性ＧａＡｓ基板面に直接めっきしている為に
、高温保管によるめっき剥れが生じるという信頼性の低
下が大きな問題となっていた。
子構造の場合には、マウント・ボンディング時のハンド
リングの際の接触部が少なく、半導体チップの欠けが生
じて不良となる事、更に、マウント時にバイアホール内
部にソルダー材が入り込み、裏面の導電層上の表面保護
膜に、熱膨張係数の相違によるクラックを生じさせるな
ど大きな問題となっていた。また、側面メタライズ層の
場合には、半導体チップの周辺近傍に、接地電極を配置
する必要がある。又、半導体チップ１個ずつのめっきに
よってなされていたために、工数の点で問題であり、更
に、半絶縁性ＧａＡｓ基板面に直接めっきしている為に
、高温保管によるめっき剥れが生じるという信頼性の低
下が大きな問題となっていた。
本発明の半導体集積回路の製造方法は、半絶縁性半導体
基板の表面に第１のバイアホール及び第１の素子分離用
溝を設ける工程と、前記第１のバイアホール及び第１の
素子分離用溝以外の前記半絶縁性半導体基板の表面に素
子領域を設け前記第１のバイアホール及び第１の素子分
離用溝を含む表面に前記素子領域と接続する配線を選択
的に設ける工程と、前記半絶縁性半導体基板の裏面に前
記第１のバイアホール及び第１の素子分離用溝のそれぞ
れに整合し且つ到達する第２のバイアホール及び第２の
素子分離用溝を設ける工程と、前記第２のバイアホール
及び第２の素子形成用溝を含む裏面に導電層を設ける工
程と、前記第１及び第２の素子形成用溝で分割して側面
に導電層を備えた半導体チップを形成する工程とを含ん
で構成される。
基板の表面に第１のバイアホール及び第１の素子分離用
溝を設ける工程と、前記第１のバイアホール及び第１の
素子分離用溝以外の前記半絶縁性半導体基板の表面に素
子領域を設け前記第１のバイアホール及び第１の素子分
離用溝を含む表面に前記素子領域と接続する配線を選択
的に設ける工程と、前記半絶縁性半導体基板の裏面に前
記第１のバイアホール及び第１の素子分離用溝のそれぞ
れに整合し且つ到達する第２のバイアホール及び第２の
素子分離用溝を設ける工程と、前記第２のバイアホール
及び第２の素子形成用溝を含む裏面に導電層を設ける工
程と、前記第１及び第２の素子形成用溝で分割して側面
に導電層を備えた半導体チップを形成する工程とを含ん
で構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１の上に、パターニングしたマスク２を設け、マスク
２を用いて半絶縁性ＧａＡｓ基板１をウェットエツチン
グし、バイアホール３および素子分離用溝４を形成する
。
板１の上に、パターニングしたマスク２を設け、マスク
２を用いて半絶縁性ＧａＡｓ基板１をウェットエツチン
グし、バイアホール３および素子分離用溝４を形成する
。
次に、第１図（ｂ）に示すように、マスク２を除去して
半絶縁性ＧａＡｓ基板１の表面にＦＥＴの能動層５及び
コンタクト層６を選択的に形成した後、ＦＥＴゲート電
＠７及びオーミック電極等を含む第１層の配線８と、第
１層の配線８の上に設けた第２層の配線９を選択的に形
成して、表面側のモノリシック素子を形成する。この時
、素子分離用溝４の側面にのみ配線８，９と同じ層を残
しておくようにする。
半絶縁性ＧａＡｓ基板１の表面にＦＥＴの能動層５及び
コンタクト層６を選択的に形成した後、ＦＥＴゲート電
＠７及びオーミック電極等を含む第１層の配線８と、第
１層の配線８の上に設けた第２層の配線９を選択的に形
成して、表面側のモノリシック素子を形成する。この時
、素子分離用溝４の側面にのみ配線８，９と同じ層を残
しておくようにする。
次に、第１図（ｃ）に示すように、表面工程完了後のウ
ェーハの表面を接着剤５を介して石英板４に固着し、裏
面側より、研摩して半絶縁性ＧａＡｓ基板１の厚さを薄
くした後、半絶縁性ＧａＡＳ基板１の裏面にパターニン
グしたマスク１１を設け、次に、マスク１１を用いて、
ウェットエツチングにより表面側の配線８に達するよう
にバイアホール１２および素子分離用溝１３を形成する
。
ェーハの表面を接着剤５を介して石英板４に固着し、裏
面側より、研摩して半絶縁性ＧａＡｓ基板１の厚さを薄
くした後、半絶縁性ＧａＡＳ基板１の裏面にパターニン
グしたマスク１１を設け、次に、マスク１１を用いて、
ウェットエツチングにより表面側の配線８に達するよう
にバイアホール１２および素子分離用溝１３を形成する
。
次に、第１図（ｄ）に示すように、めっき給電層１６を
全面に被着した後、素子分離用溝１３の底部以外に金め
つき層１７を選択的に設ける。
全面に被着した後、素子分離用溝１３の底部以外に金め
つき層１７を選択的に設ける。
次に、第１図（ｅ）に示すように、金めつき層１７をマ
スクとしてめっき給電層１６をエツチング除去した後、
接着剤２５を除去して石英板２４より剥離し、バイアホ
ールおよび素子分離領域の側面に導電層を形成して接地
した半導体集積回路チップを分割する。
スクとしてめっき給電層１６をエツチング除去した後、
接着剤２５を除去して石英板２４より剥離し、バイアホ
ールおよび素子分離領域の側面に導電層を形成して接地
した半導体集積回路チップを分割する。
次に、第１図（ｆ）に示すように、バイアホール１２の
内壁のみに、選択的にチタン層】８を選択的に設け、信
頼性の面でより優れた半導体集積回路チップを得ること
ができる。
内壁のみに、選択的にチタン層】８を選択的に設け、信
頼性の面でより優れた半導体集積回路チップを得ること
ができる。
ここで、バイアホールおよび素子分離用溝を形成する際
のウェットエツチングの代りに反応性イオンエツチング
を使用しても良く、バイアホールおよび素子分離用溝の
アンダーカットが殆んど生じないため、バイアホールや
素子分離用溝の縮小が可能となり、半導体集積回路チッ
プの小形化が実現できる利点がある。
のウェットエツチングの代りに反応性イオンエツチング
を使用しても良く、バイアホールおよび素子分離用溝の
アンダーカットが殆んど生じないため、バイアホールや
素子分離用溝の縮小が可能となり、半導体集積回路チッ
プの小形化が実現できる利点がある。
以上、説明したように本発明は、半絶縁性半導体基板の
表面側に設けた第１のバイアホール及び第１の素子分離
用溝に整合させて半絶縁性基板の裏面に第２のバイアホ
ール及び第２の素子分離用溝を形成し且つこれらの第１
及び第２のバイアホール及び第１及び第２の素子分離用
溝に設けた導体層により、半導体集積回路の接地をとる
事によって、モノリシック素子配置の自由度を上げる事
ができ、その結果、地膜構成のモノリシック半導体集積
回路を小形で実現する事ができ、又、半導体チップの断
面形状も、エツチング溝の形成によって、マウントハン
ドリング時の半導体チップの欠けが生じにくい形になっ
ており、組立歩留を向上できる効果がある。又、バイア
ホール内壁のみにチタン層等を設ける事によって、マウ
ント時のソルダーの這い上がりを抑制する事が出来、信
頼性の向上がはかられるという効果がある。
表面側に設けた第１のバイアホール及び第１の素子分離
用溝に整合させて半絶縁性基板の裏面に第２のバイアホ
ール及び第２の素子分離用溝を形成し且つこれらの第１
及び第２のバイアホール及び第１及び第２の素子分離用
溝に設けた導体層により、半導体集積回路の接地をとる
事によって、モノリシック素子配置の自由度を上げる事
ができ、その結果、地膜構成のモノリシック半導体集積
回路を小形で実現する事ができ、又、半導体チップの断
面形状も、エツチング溝の形成によって、マウントハン
ドリング時の半導体チップの欠けが生じにくい形になっ
ており、組立歩留を向上できる効果がある。又、バイア
ホール内壁のみにチタン層等を設ける事によって、マウ
ント時のソルダーの這い上がりを抑制する事が出来、信
頼性の向上がはかられるという効果がある。
１６・・・めっき給電層、】７・・・金めつき層、１８
・・・チタン層、２１・・・能動素子、２２・・・受動
素子、２３．２４・・・金属層。
・・・チタン層、２１・・・能動素子、２２・・・受動
素子、２３．２４・・・金属層。
Claims (1)
- 半絶縁性半導体基板の表面に第１のバイアホール及び第
１の素子分離用溝を設ける工程と、前記第１のバイアホ
ール及び第１の素子分離用溝以外の前記半絶縁性半導体
基板の表面に素子領域を設け前記第１のバイアホール及
び第１の素子分離用溝を含む表面に前記素子領域と接続
する配線を選択的に設ける工程と、前記半絶縁性半導体
基板の裏面に前記第１のバイアホール及び第１の素子分
離用溝のそれぞれに整合し且つ到達する第２のバイアホ
ール及び第２の素子分離用溝を設ける工程と、前記第２
のバイアホール及び第２の素子形成用溝を含む裏面に導
電層を設ける工程と、前記第１及び第２の素子形成用溝
で分割して側面に導電層を備えた半導体チップを形成す
る工程とを含むことを特徴とする半導体集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9797289A JPH02275644A (ja) | 1989-04-17 | 1989-04-17 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9797289A JPH02275644A (ja) | 1989-04-17 | 1989-04-17 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275644A true JPH02275644A (ja) | 1990-11-09 |
Family
ID=14206588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9797289A Pending JPH02275644A (ja) | 1989-04-17 | 1989-04-17 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02275644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102200A (ja) * | 1991-10-03 | 1993-04-23 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-04-17 JP JP9797289A patent/JPH02275644A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102200A (ja) * | 1991-10-03 | 1993-04-23 | Mitsubishi Electric Corp | 半導体装置 |
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