JP2863216B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2863216B2 JP2863216B2 JP1271452A JP27145289A JP2863216B2 JP 2863216 B2 JP2863216 B2 JP 2863216B2 JP 1271452 A JP1271452 A JP 1271452A JP 27145289 A JP27145289 A JP 27145289A JP 2863216 B2 JP2863216 B2 JP 2863216B2
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- JP
- Japan
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- forming
- metal layer
- semiconductor substrate
- via hole
- electrode
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、より詳しくは砒化ガリウムFET
（以下GaAs FETという）における電極の製造方法に関す
る。
（以下GaAs FETという）における電極の製造方法に関す
る。
近年、GaAs MMICの高出力GaAs FET等のソース電極に
おけるインダクタンスの低減に有効な方法として、素子
裏面より直接導通をとるバイヤホール構造が採用されて
いる。そして、このバイヤホール構造及びその製造方法
は、大きく３つに大別され、ウェハ裏面よりホールを形
成する方法、ウェハ表面よりホールを形成する方法及び
表面よりホールを形成し、その後裏面よりホールを形成
する方法がある。
おけるインダクタンスの低減に有効な方法として、素子
裏面より直接導通をとるバイヤホール構造が採用されて
いる。そして、このバイヤホール構造及びその製造方法
は、大きく３つに大別され、ウェハ裏面よりホールを形
成する方法、ウェハ表面よりホールを形成する方法及び
表面よりホールを形成し、その後裏面よりホールを形成
する方法がある。
現在、一般的に使用されている方法としては、ウェハ
裏面よりホールを形成する方法であるが、これはホール
形成時の両面アライナー精度等により微細なパターンが
形成できないという欠点がある。従って、将来バイヤホ
ール形成においてはウェハ表面からの形成方法が主流に
なると推測される。
裏面よりホールを形成する方法であるが、これはホール
形成時の両面アライナー精度等により微細なパターンが
形成できないという欠点がある。従って、将来バイヤホ
ール形成においてはウェハ表面からの形成方法が主流に
なると推測される。
従来、この種のウェハ表面からのバイヤホール構造の
製造方法は、「1984年−信学会,30GHz帯電力合成型GaAs
FETの高出力化，第53〜60頁」に開示されるものがあ
る。
製造方法は、「1984年−信学会,30GHz帯電力合成型GaAs
FETの高出力化，第53〜60頁」に開示されるものがあ
る。
以下、第２図に従って、上記バイヤホール構造を、ウ
ェットエッチャント及びAuメッキ技術を用いて製造する
方法を、述べる。尚、第２図は工程断面図を示す。
ェットエッチャント及びAuメッキ技術を用いて製造する
方法を、述べる。尚、第２図は工程断面図を示す。
先ず、GaAsウェハ１上に、アイランド状ソース電極2,
絶縁膜３を順次形成する（第２図ａ）。
絶縁膜３を順次形成する（第２図ａ）。
次に、ホトレジストパターン４をマスクとするドライ
エッチング法により、上記絶縁膜３のソース電極２間上
を選択的に除去する（第２図ｂ）。
エッチング法により、上記絶縁膜３のソース電極２間上
を選択的に除去する（第２図ｂ）。
その後、有機系溶剤を用いて、上記ホトレジストパタ
ーン４を全面除去する。そして、ソース電極２間中央部
上に、約50μｍ×50μｍ四方の開口部5aを有するホトレ
ジストパターン５を形成し、これをマスクとして、リン
酸系エッチャントにより、GaAsウェハ１の表面部を約30
μｍ程度の深さ迄エッチング除去し、バイヤホール６を
形成する（第２図ｃ）。
ーン４を全面除去する。そして、ソース電極２間中央部
上に、約50μｍ×50μｍ四方の開口部5aを有するホトレ
ジストパターン５を形成し、これをマスクとして、リン
酸系エッチャントにより、GaAsウェハ１の表面部を約30
μｍ程度の深さ迄エッチング除去し、バイヤホール６を
形成する（第２図ｃ）。
次いで、上記ホトレジストパターン５を有機系溶剤に
より全面除去する。その後、GaAsウェハ１のパターン面
を保護するためのホトレジストパターン７を形成後、真
空蒸着法によりGaAsウェハ１上に、Alカレントフィルム
８を30000Å厚程度被着する。そして、このAlカレント
フィルム８上に、バイヤホール６上を開口した部分メッ
キ用のホトレジストパターン９を形成する（第２図
ｄ）。
より全面除去する。その後、GaAsウェハ１のパターン面
を保護するためのホトレジストパターン７を形成後、真
空蒸着法によりGaAsウェハ１上に、Alカレントフィルム
８を30000Å厚程度被着する。そして、このAlカレント
フィルム８上に、バイヤホール６上を開口した部分メッ
キ用のホトレジストパターン９を形成する（第２図
ｄ）。
続いて、上記ホトレジストパターン９をマスクとし
て、電解メッキ法を用い、バイヤホール６上に、Auメッ
キ層10を部分的に形成する（第２図ｅ）。
て、電解メッキ法を用い、バイヤホール６上に、Auメッ
キ層10を部分的に形成する（第２図ｅ）。
その後、有機系溶剤を用いてホトレジストパターン９
を全面除去すると共に、酸系エッチャントを用いて、Al
カレントフィルム８も部分的に除去する。更に、有機系
溶剤を用いて、上記ホトレジストパターン７を全面除去
する。そして、GaAsウェハ１の裏面を、先ず機械的な方
法により研削し、その後化学的エッチング方法によりバ
イヤホール６の底面、即ちAlカレントフィルム８面が露
出する迄除去する（第２図ｆ）。
を全面除去すると共に、酸系エッチャントを用いて、Al
カレントフィルム８も部分的に除去する。更に、有機系
溶剤を用いて、上記ホトレジストパターン７を全面除去
する。そして、GaAsウェハ１の裏面を、先ず機械的な方
法により研削し、その後化学的エッチング方法によりバ
イヤホール６の底面、即ちAlカレントフィルム８面が露
出する迄除去する（第２図ｆ）。
しかる後、真空蒸着法により、Alカレントフィルム８
を含むGaAsウェハ１の裏面にAuカレントフィルム11を被
着し、更に、電極メッキ法を用いて、上記Auカレントフ
ィルム11上に、Auメッキ層12を形成し、GaAsウェハ１裏
面との導通をとる。斯くして、ソースアイランド・バイ
ヤホールPHS構造を完成していた（第２図ｇ）。
を含むGaAsウェハ１の裏面にAuカレントフィルム11を被
着し、更に、電極メッキ法を用いて、上記Auカレントフ
ィルム11上に、Auメッキ層12を形成し、GaAsウェハ１裏
面との導通をとる。斯くして、ソースアイランド・バイ
ヤホールPHS構造を完成していた（第２図ｇ）。
然し乍ら、上述した従来バイヤホールの製造方法にお
いては、ウェハ１表面からのバイヤホール６がプロセス
の初期に形成されることに加えてバイヤホール６の深さ
が30μｍと深いため、バイヤホール６内にレジスト等が
残存し易く、その後のプロセスが困難になるという問題
点があった。
いては、ウェハ１表面からのバイヤホール６がプロセス
の初期に形成されることに加えてバイヤホール６の深さ
が30μｍと深いため、バイヤホール６内にレジスト等が
残存し易く、その後のプロセスが困難になるという問題
点があった。
更に、バイヤホール６は、ホトレジストパターン５を
マスクとして形成されるので、マスクずれ等により素子
の断線が生じるという問題点があった。
マスクとして形成されるので、マスクずれ等により素子
の断線が生じるという問題点があった。
又、レジストを多用するため、プロセスが煩雑化し、
長くなるという問題点もあった。
長くなるという問題点もあった。
本発明の目的は、上述した問題点に鑑み、素子の断線
が防止できると共に、工数が低減でき、プロセスが容易
にできる半導体装置の製造方法を提供するものである。
が防止できると共に、工数が低減でき、プロセスが容易
にできる半導体装置の製造方法を提供するものである。
本発明は上述した目的を達成するため、複数の素子を
有する半導体基板表面上に当該素子の素子電極を形成
し、素子電極を半導体基板の裏面側へと引き出すバイヤ
ホールを有する半導体装置の製造方法において、半導体
基板上に隣接する二つの素子電極を形成し、全面に形成
した絶縁膜を素子電極の少なくとも一部が露出するよう
にエッチング除去し、露出した素子電極に接する金属層
を形成し、金属層に開口部を形成した後、金属層をマス
クとしてエッチングしてバイヤホールを形成し、半導体
基板の裏面側にバイヤホールを介して金属層と電気的に
接続する裏面電極層を形成するものである。
有する半導体基板表面上に当該素子の素子電極を形成
し、素子電極を半導体基板の裏面側へと引き出すバイヤ
ホールを有する半導体装置の製造方法において、半導体
基板上に隣接する二つの素子電極を形成し、全面に形成
した絶縁膜を素子電極の少なくとも一部が露出するよう
にエッチング除去し、露出した素子電極に接する金属層
を形成し、金属層に開口部を形成した後、金属層をマス
クとしてエッチングしてバイヤホールを形成し、半導体
基板の裏面側にバイヤホールを介して金属層と電気的に
接続する裏面電極層を形成するものである。
本発明においては、プロセスの初期に金属層を形成
し、この金属層をマスクとして、バイヤホールを形成す
るので、バイヤホールは金属層に対してセルフアライン
で形成され、バイヤホール内でのレジスト残りが防止さ
れ、レジストの多用が防止される。
し、この金属層をマスクとして、バイヤホールを形成す
るので、バイヤホールは金属層に対してセルフアライン
で形成され、バイヤホール内でのレジスト残りが防止さ
れ、レジストの多用が防止される。
本発明の半導体装置の製造方法の一実施例を、第１図
に基づいて説明する。尚、第１図は製造方法の工程断面
図を示す。
に基づいて説明する。尚、第１図は製造方法の工程断面
図を示す。
先ず、半導体基板であるGaAsウェハ21上に、アイラン
ド状の素子電極であるソース電極22,絶縁膜23を順次形
成する（第１図ａ）。
ド状の素子電極であるソース電極22,絶縁膜23を順次形
成する（第１図ａ）。
次に、ホトレジストパターン24をマスクとするドライ
エッチング法により、上記ソース電極22間上の絶縁膜23
を選択的に除去する（第１図ｂ）。
エッチング法により、上記ソース電極22間上の絶縁膜23
を選択的に除去する（第１図ｂ）。
その後、真空蒸着法により、GaAsウェハ21上に、後に
選択電解Auメッキの電極線として使用される第１の金属
層であるAlカレントフィルム25を30000Å厚程度被着す
る（第１図ｃ）。
選択電解Auメッキの電極線として使用される第１の金属
層であるAlカレントフィルム25を30000Å厚程度被着す
る（第１図ｃ）。
次いで、上記絶縁膜23上及びソース電極22間の中央部
で概ね30μｍ×30μｍ四方の部分上を被うホトレジスト
パターン26を形成する（第１図ｄ）。
で概ね30μｍ×30μｍ四方の部分上を被うホトレジスト
パターン26を形成する（第１図ｄ）。
そして、上記ホトレジストパターン26をマスクとし
て、電解メッキ法により、Alカレントフィルム25上に、
選択的に第２の金属層であるAuメッキ層27を２〜３μｍ
厚施す（第１図ｅ）。
て、電解メッキ法により、Alカレントフィルム25上に、
選択的に第２の金属層であるAuメッキ層27を２〜３μｍ
厚施す（第１図ｅ）。
その後、有機系溶剤を用いて、上記ホトレジストパタ
ーン26を全面除去し、更に酸系エッチャントを用いて、
上記ホトレジストパターン26下のAlカレントフィルム25
も部分的に除去し、開口部25aが形成される（第１図
ｆ）。
ーン26を全面除去し、更に酸系エッチャントを用いて、
上記ホトレジストパターン26下のAlカレントフィルム25
も部分的に除去し、開口部25aが形成される（第１図
ｆ）。
そして、上記Alカレントフィルム25をマスクとして、
リン酸系エッチャントによりGaAsウェハ21表面部に、深
さが30〜40μｍ程度のバイヤホール28を形成する（第１
図ｇ）。尚、この場合、Alカレントフィルム25以外のウ
ェハパターン面はホトレジストパターン24により保護さ
れる。
リン酸系エッチャントによりGaAsウェハ21表面部に、深
さが30〜40μｍ程度のバイヤホール28を形成する（第１
図ｇ）。尚、この場合、Alカレントフィルム25以外のウ
ェハパターン面はホトレジストパターン24により保護さ
れる。
しかる後、有機系溶剤により上記ホトレジストパター
ン24を全面除去する。そして、GaAsウェハ21の裏面を、
先ず機械的に研削し、その後バイヤホール28の底面に到
達する迄化学的にエッチング除去する。その後、真空蒸
着法により、バイヤホール28を含むGaAsウェハ21裏面上
に、裏面電極層を構成するAuカレントフィルム29を被着
する。続いて、電解メッキ法により、上記Auカレントフ
ィルム29上に、裏面電極層を構成するAuメッキ層30を50
〜100μｍ程度施しGaAsウェハ21裏面との導通をとり、
完成する（第１図ｈ）。
ン24を全面除去する。そして、GaAsウェハ21の裏面を、
先ず機械的に研削し、その後バイヤホール28の底面に到
達する迄化学的にエッチング除去する。その後、真空蒸
着法により、バイヤホール28を含むGaAsウェハ21裏面上
に、裏面電極層を構成するAuカレントフィルム29を被着
する。続いて、電解メッキ法により、上記Auカレントフ
ィルム29上に、裏面電極層を構成するAuメッキ層30を50
〜100μｍ程度施しGaAsウェハ21裏面との導通をとり、
完成する（第１図ｈ）。
以上説明したように本発明によれば、プロセスの初期
に、バイヤホールの金属層を形成し、この金属層をマス
クとして、基板をエッチングし、バイヤホールを形成す
るので、バイヤホールは金属層に対してセルフアライン
で形成されるため、マスクずれ等による素子の断線が防
止できる。加えて、バイヤホール内でのレジスト残りが
防止できる他、レジストの使用回数が低減されるので、
工数の低減化ができると共に、プロセスが短く容易とな
り、量産性が向上できる等の効果により上述した課題を
解決し得る。
に、バイヤホールの金属層を形成し、この金属層をマス
クとして、基板をエッチングし、バイヤホールを形成す
るので、バイヤホールは金属層に対してセルフアライン
で形成されるため、マスクずれ等による素子の断線が防
止できる。加えて、バイヤホール内でのレジスト残りが
防止できる他、レジストの使用回数が低減されるので、
工数の低減化ができると共に、プロセスが短く容易とな
り、量産性が向上できる等の効果により上述した課題を
解決し得る。
第１図は本発明方法の一実施例に係わる工程断面図、第
２図は従来方法の工程断面図である。 21……GaAsウェハ、22……ソース電極、23……絶縁膜、
24,26……ホトレジストパターン、25……Alカレントフ
ィルム、27……Auメッキ層、28……バイヤホール、29…
…Auカレントフィルム、30……Auメッキ層。
２図は従来方法の工程断面図である。 21……GaAsウェハ、22……ソース電極、23……絶縁膜、
24,26……ホトレジストパターン、25……Alカレントフ
ィルム、27……Auメッキ層、28……バイヤホール、29…
…Auカレントフィルム、30……Auメッキ層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (2)
- 【請求項１】複数の素子を有する半導体基板表面上に該
素子の素子電極を形成し、該素子電極を前記半導体基板
の裏面側へと引き出すバイヤホールを有する半導体装置
の製造方法において、 前記半導体基板上に隣接する二つの前記素子電極を形成
する工程と、 前記半導体基板上全面に絶縁膜を形成する工程と、 前記隣接する二つの素子電極間上の前記絶縁膜を、前記
隣接する二つの素子電極の少なくとも一部が露出するよ
うにエッチング除去する工程と、 前記露出した素子電極に接する金属層を形成する工程
と、 前記隣接する二つの素子電極間の前記金属層に開口部を
形成する工程と、 前記金属層をマスクとして前記半導体基板をエッチング
し、前記半導体基板表面部にバイヤホールを形成する工
程と、 前記半導体基板の裏面側に前記バイヤホールを介して前
記金属層と電気的に接続する裏面電極層を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】複数の素子を有する半導体基板表面上に該
素子の素子電極を形成し、該素子電極を前記半導体基板
の裏面側へと引き出すバイヤホールを有する半導体装置
の製造方法において、 前記半導体基板上に隣接する二つの前記素子電極を形成
する工程と、 前記半導体基板上全面に絶縁膜を形成する工程と、 前記隣接する二つの素子電極間上の前記絶縁膜を、前記
隣接する二つの素子電極の少なくとも一部が露出するよ
うにエッチング除去する工程と、 前記露出した素子電極に接する第１の金属層を形成する
工程と、 前記隣接する二つの素子電極間の前記第１の金属層の所
定部にマスクパターンを形成する工程と、 前記隣接する二つの素子電極間の前記第１の金属層上
に、前記マスクパターンをマスクとして第２の金属層を
形成する工程と、 前記マスクパターンを除去し、前記第２の金属層をマス
クとして前記第１の金属層に開口部を形成する工程と、 前記第１および第２の金属層をマスクとして前記半導体
基板をエッチングし、前記半導体基板表面部にバイヤホ
ールを形成する工程と、 前記半導体基板の裏面側に前記バイヤホールを介して前
記第１及び第２の金属層と電気的に接続する裏面電極層
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271452A JP2863216B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271452A JP2863216B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03135035A JPH03135035A (ja) | 1991-06-10 |
| JP2863216B2 true JP2863216B2 (ja) | 1999-03-03 |
Family
ID=17500225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1271452A Expired - Lifetime JP2863216B2 (ja) | 1989-10-20 | 1989-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863216B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254937A (ja) * | 1988-08-19 | 1990-02-23 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-10-20 JP JP1271452A patent/JP2863216B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03135035A (ja) | 1991-06-10 |
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